先进微处理器高密度封装协同设计与仿真技术研究
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-13页 |
| 第一章 绪论 | 第13-21页 |
| ·课题研究背景 | 第13-15页 |
| ·研究现状 | 第15-17页 |
| ·课题主要工作 | 第17-19页 |
| ·论文组织结构 | 第19-21页 |
| 第二章 封装驱动的多阶段协同设计规划 | 第21-33页 |
| ·传统设计方法 | 第21-22页 |
| ·协同设计流程 | 第22-23页 |
| ·多阶段协同设计规划 | 第23-29页 |
| ·芯片引脚规划 | 第23-25页 |
| ·封装引脚规划 | 第25-28页 |
| ·PCB 布局规划 | 第28-29页 |
| ·实例分析 | 第29-32页 |
| ·本章小结 | 第32-33页 |
| 第三章 基于叠层设计的信号与电源协同设计 | 第33-43页 |
| ·叠层设计流程 | 第33-34页 |
| ·叠层设计中信号与电源协同设计 | 第34-38页 |
| ·电源对信号的影响 | 第34-36页 |
| ·信号对电源的影响 | 第36-37页 |
| ·叠层设计规则 | 第37-38页 |
| ·叠层设计实例分析 | 第38-41页 |
| ·本章小结 | 第41-43页 |
| 第四章 面向封装的设计与仿真协同优化 | 第43-57页 |
| ·封装中的完整性问题 | 第43-44页 |
| ·信号完整性问题 | 第43页 |
| ·电源完整性问题 | 第43-44页 |
| ·电磁兼容性问题 | 第44页 |
| ·封装设计的仿真流程 | 第44-45页 |
| ·封装的前仿真 | 第45-50页 |
| ·高速信号目标阻抗确认 | 第45页 |
| ·DDR I/O 仿真模型验证 | 第45-47页 |
| ·确定 DDR3 I/O 电源目标电感 | 第47-48页 |
| ·确定 DDR3 I/O 电源目标阻抗 | 第48-50页 |
| ·设计与仿真协同优化 | 第50-52页 |
| ·电源直流仿真 | 第50-51页 |
| ·电源电感仿真 | 第51-52页 |
| ·封装的后仿真 | 第52-56页 |
| ·电容优化 | 第52-56页 |
| ·时序仿真 | 第56页 |
| ·本章小结 | 第56-57页 |
| 第五章 封装协同设计实现与验证 | 第57-75页 |
| ·设计概况 | 第57-58页 |
| ·设计实现 | 第58-69页 |
| ·封装设计规划 | 第58-60页 |
| ·信号与电源协同设计 | 第60-63页 |
| ·设计与仿真协同优化 | 第63-69页 |
| ·测试验证 | 第69-73页 |
| ·测试平台简介 | 第69-70页 |
| ·测试方法 | 第70-71页 |
| ·测试结果 | 第71-73页 |
| ·本章小结 | 第73-75页 |
| 第六章 结束语 | 第75-77页 |
| ·本文工作总结 | 第75-76页 |
| ·工作展望 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
| 作者在学期间取得的学术成果 | 第80页 |
