| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-16页 |
| ·论文研究背景及意义 | 第11-12页 |
| ·并行处理系统的发展和现状 | 第12-13页 |
| ·数据融合技术的发展和现状 | 第13-14页 |
| ·论文的主要工作与结构安排 | 第14-16页 |
| 第二章 并行处理技术及其在组网雷达中的应用 | 第16-30页 |
| ·并行信号处理技术与并行算法设计 | 第16-17页 |
| ·并行处理系统的效率问题研究 | 第16-17页 |
| ·并行算法的设计和实现方法 | 第17页 |
| ·分布式组网雷达数据处理技术分析 | 第17-22页 |
| ·分布式组网数据融合概述 | 第17-18页 |
| ·分布式组网雷达的目标跟踪算法 | 第18-20页 |
| ·分布式组网雷达的航迹关联算法 | 第20-22页 |
| ·分布式组网雷达的航迹融合算法 | 第22页 |
| ·航迹关联与融合算法的并行化及MATLAB 仿真 | 第22-29页 |
| ·航迹关联算法的并行化分析 | 第22-24页 |
| ·航迹融合算法的并行化分析 | 第24-25页 |
| ·航迹关联与融合算法的MATLAB 仿真 | 第25-29页 |
| ·小结 | 第29-30页 |
| 第三章 基于ADSP TS201S 的硬件系统设计 | 第30-39页 |
| ·系统总体设计方案 | 第30-33页 |
| ·主要芯片选型 | 第30-31页 |
| ·单路信号处理通道的设计 | 第31-32页 |
| ·并行信号处理系统的设计 | 第32-33页 |
| ·主要模块的详细设计 | 第33-38页 |
| ·DSP 外围电路设计 | 第33-35页 |
| ·FPGA 大规模数据缓存器设计 | 第35-36页 |
| ·系统时钟设计 | 第36-37页 |
| ·系统电源设计 | 第37-38页 |
| ·小结 | 第38-39页 |
| 第四章 系统通信模块的设计与实现 | 第39-54页 |
| ·基于MIG 工具的DDR2 SDRAM 接口设计 | 第39-46页 |
| ·MIG 控制器的操作时序 | 第40-42页 |
| ·基于MIG 的大规模数据缓存 | 第42-46页 |
| ·DSP 链路口通信接口调试 | 第46-49页 |
| ·ADSP TS201S 的链路口通信技术 | 第46-47页 |
| ·基于链路口DMA 的处理器间通信 | 第47-49页 |
| ·FPGA 采用双口RAM 实现与DSP 的数据通信 | 第49-53页 |
| ·DPS 外部总线数据传输 | 第49-50页 |
| ·FPGA 内部双口RAM 的实现 | 第50-51页 |
| ·通过双口RAM 实现DSP 与FPGA 的数据传输 | 第51-53页 |
| ·小结 | 第53-54页 |
| 第五章 并行算法的设计和优化 | 第54-66页 |
| ·单通道信号处理系统的算法设计 | 第54-57页 |
| ·系统数据处理与传输能力分析 | 第54-55页 |
| ·算法的具体实现 | 第55-56页 |
| ·系统子模块程序流程图 | 第56-57页 |
| ·并行处理系统的算法设计 | 第57-61页 |
| ·通道间数据传输能力分析 | 第57-58页 |
| ·算法的具体实现 | 第58-59页 |
| ·系统子模块程序流程图 | 第59-61页 |
| ·系统性能分析及板卡实物图 | 第61-65页 |
| ·并行系统航迹融合结果 | 第61-62页 |
| ·并行处理系统性能对比 | 第62-65页 |
| ·信号处理板卡实物图 | 第65页 |
| ·小结 | 第65-66页 |
| 第六章 结束语 | 第66-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 作者在学期间取得的学术成果 | 第70页 |
