摘要 | 第1-10页 |
ABSTRACT | 第10-11页 |
第一章 绪论 | 第11-16页 |
1.1 研究背景 | 第11页 |
1.2 高性能微处理器时钟系统设计现状 | 第11-15页 |
1.2.1 Alpha系列微处理器时钟系统设计[1] | 第12-13页 |
1.2.2 POWER微处理器的时钟网络设计技术 | 第13页 |
1.2.3 Itanium系列微处理器 | 第13-15页 |
1.3 本文工作 | 第15页 |
1.4 论文结构 | 第15-16页 |
第二章 处理器时钟系统设计研究 | 第16-33页 |
2.1 时钟网络设计策略 | 第16-18页 |
2.1.1 带缓冲器的时钟树结构 | 第16-17页 |
2.1.2 对称的H-树型时钟网络 | 第17-18页 |
2.2 时钟网络布线技术 | 第18-25页 |
2.2.1 时钟系统及其布线问题 | 第18-19页 |
2.2.2 时钟树时延计算方法 | 第19-21页 |
2.2.3 时钟布线算法 | 第21-25页 |
2.3 低功耗时钟系统设计 | 第25-26页 |
2.3.1 低电压技术 | 第25页 |
2.3.2 门控时钟设计技术 | 第25-26页 |
2.3.3 全局异步局部同步时钟系统设计技术 | 第26页 |
2.4 IA-64体系结构及其时钟系统网络 | 第26-28页 |
2.4.1 基于EPIC的体系结构 | 第26-28页 |
2.4.2 IA-64处理器的时钟网络 | 第28页 |
2.5 时钟分布网络的时序的特性与建模 | 第28-32页 |
2.5.1 对工艺变化不敏感的时钟网络设计 | 第29页 |
2.5.2 跟踪阈值电压来控制时钟偏斜技术 | 第29-30页 |
2.5.3 扩宽时钟连线对时钟偏斜的敏感性 | 第30-31页 |
2.5.4 评估时钟偏斜的确定性模型 | 第31-32页 |
2.6 小结 | 第32-33页 |
第三章 X高性能微处理器时钟系统设计 | 第33-47页 |
3.1 时钟生成方案 | 第33-36页 |
3.1.1 设计思想 | 第33-34页 |
3.1.2 部件结构图 | 第34-36页 |
3.2 时钟系统实现 | 第36-39页 |
3.2.1 内核时钟(SysClkOut)产生部件 | 第36-37页 |
3.2.2 总线时钟产生部件 | 第37-39页 |
3.3 SBI时钟使用说明 | 第39-41页 |
3.3.1 时钟类型及应用概述 | 第39-40页 |
3.3.2 数据发送通路结构 | 第40-41页 |
3.3.3 数据接收通路结构 | 第41页 |
3.3.4 复位信号说明 | 第41页 |
3.4 X处理器时钟分布网络设计 | 第41-46页 |
3.4.1 全局时钟分布网络 | 第41-43页 |
3.4.2 局部时钟分布网络 | 第43-46页 |
3.5 小结 | 第46-47页 |
第四章 时钟分布网络的设计实现 | 第47-54页 |
4.1 时钟分布网络的自动化综合过程 | 第47-53页 |
4.1.1 时钟分布网络时序特性的优化 | 第47-48页 |
4.1.2 拓扑结构设计 | 第48-51页 |
4.1.3 后端工具对时钟树综合的支持 | 第51-53页 |
4.2 X微处理器的CTS实现 | 第53页 |
4.3 小结 | 第53-54页 |
第五章 时钟偏斜的控制 | 第54-69页 |
5.1 时钟偏斜的概念 | 第54-61页 |
5.1.1 同步系统 | 第54-55页 |
5.1.2 时钟偏斜的理论背景 | 第55-57页 |
5.1.3 时钟偏斜所导致的时序限制 | 第57-61页 |
5.2 基于分支线宽的时钟偏斜调整算法 | 第61-68页 |
5.2.1 设计思想 | 第61-62页 |
5.2.2 问题的公式化表述 | 第62-63页 |
5.2.3 初始时钟分支线宽的确定 | 第63-65页 |
5.2.4 分支线宽调整的迭代过程 | 第65-67页 |
5.2.5 实验结果 | 第67-68页 |
5.3 小结 | 第68-69页 |
第六章 低时钟偏斜调整技术 | 第69-83页 |
6.1 基于熔丝单元的时钟偏斜调整技术 | 第69-72页 |
6.2 数字式低时钟偏斜调整电路 | 第72-82页 |
6.3 小结 | 第82-83页 |
第七章 结束语 | 第83-86页 |
7.1 课题的工作总结 | 第83-84页 |
7.2 展望 | 第84-86页 |
致谢 | 第86-87页 |
附录A:时钟树描述文件 | 第87-93页 |
附录B:攻读硕士学位论文期间发表的论文 | 第93-94页 |
参考文献 | 第94-96页 |