| 第一章 绪论 | 第1-11页 |
| 第二章 精简指令集计算机（RISC）概述 | 第11-16页 |
| 2．1 概述 | 第11页 |
| 2．2 RISC的特点 | 第11-13页 |
| 2．3 RISC和CISC体系的区别 | 第13-16页 |
| 2．3．1 CISC体系 | 第13-14页 |
| 2．3．2 RISC体系 | 第14-16页 |
| 第三章 RISC CPU体系简介及设计 | 第16-39页 |
| 3．1 指令和数据通道 | 第16-18页 |
| 3．2 CPU控制器 | 第18页 |
| 3．3 VEGA CPU特性 | 第18-22页 |
| 3．3．1 CPU寄存器 | 第20页 |
| 3．3．2 CPO协处理寄存器 | 第20-21页 |
| 3．3．3 操作模式 | 第21页 |
| 3．3．4 存储器系统层次 | 第21-22页 |
| 3．4 VEGA RISC CPU指令集和指令流水线 | 第22-33页 |
| 3．4．1 指令集的定义 | 第22页 |
| 3．4．2 VEGA CPU的指令系统 | 第22-24页 |
| 3．4．3 Vega Risc Cpu指令特点 | 第24-25页 |
| 3．4．4 指令流水线定义和特性 | 第25-28页 |
| 3．4．5 VEGA RISC CPU流水线 | 第28-30页 |
| 3．4．6 数据冒险（Data Hazard） | 第30-31页 |
| 3．4．7 Pipeline Stall（流水线阻滞）和异常 | 第31-33页 |
| 3．5 算术逻辑单元（ALU） | 第33-39页 |
| 3．5．1 ALU算法 | 第33-39页 |
| 第四章 HDL描述和ASIC设计 | 第39-50页 |
| 4．1 HDL逻辑设计概述 | 第39-42页 |
| 4．1．1 HDL（Hard ware Description Language）的意义及其优点 | 第39-40页 |
| 4．1．2 采用Verilog HDL设计复杂数字电路的优点 | 第40页 |
| 4．1．3 HDL设计流程 | 第40-42页 |
| 4．2 ASIC设计方法和流程 | 第42-50页 |
| 4．2．1 RTL描述和功能仿真 | 第43-47页 |
| 4．2．2 逻辑综合和优化 | 第47-48页 |
| 4．2．3 生成测试矢量 | 第48页 |
| 4．2．4 布局，布线（Place&Route） | 第48-49页 |
| 4．2．5 时序仿真 | 第49-50页 |
| 第五章 FPGA设计和电路验证 | 第50-65页 |
| 5．1 FPGA的结构简介 | 第50-53页 |
| 5．1．1 FPGA的可配置单元及其特性 | 第50-53页 |
| 5．1．2 FPGA的布线资源和时钟分配 | 第53页 |
| 5．2 FPGA的设计方法和流程 | 第53-65页 |
| 5．2．1 设计输入 | 第54页 |
| 5．2．2 设计实现 | 第54-59页 |
| 5．2．3 设计验证 | 第59-65页 |
| 第六章 结论 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-69页 |
