| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-11页 |
| ·研究的背景及意义 | 第7-8页 |
| ·国内外研究概况 | 第8-9页 |
| ·本文的主要工作及安排 | 第9-11页 |
| ·研究内容 | 第9-10页 |
| ·论文的结构安排 | 第10-11页 |
| 2 电路的可测试性设计 | 第11-17页 |
| ·可测性分析 | 第11-14页 |
| ·电路可控性 | 第11-12页 |
| ·电路的可观测性 | 第12-14页 |
| ·可测性设计 | 第14-16页 |
| ·扫描设计法 | 第14-15页 |
| ·边界扫描法 | 第15-16页 |
| ·本章小结 | 第16-17页 |
| 3 边界扫描技术的研究 | 第17-31页 |
| ·概述 | 第17-18页 |
| ·边界扫描基本结构 | 第18-26页 |
| ·边界扫描单元 | 第18-19页 |
| ·TAP控制器 | 第19-21页 |
| ·寄存器 | 第21-24页 |
| ·边界扫描测试指令 | 第24-26页 |
| ·边界扫描描述语言(BSDL) | 第26-29页 |
| ·本章小结 | 第29-31页 |
| 4 边界扫描的板级测试理论与方法 | 第31-43页 |
| ·边界扫描测试的基本理论与数学模型 | 第31-33页 |
| ·基本概念与故障模型 | 第31-32页 |
| ·边界扫描测试的数学模型 | 第32-33页 |
| ·边界扫描测试总线的基本配置方式 | 第33-35页 |
| ·边界扫描板级测试法的研究 | 第35-42页 |
| ·扫描链路的完备性检测(infrastructure test) | 第35-36页 |
| ·IC间的互连测试(interconnection test) | 第36-39页 |
| ·IC对逻辑器件的簇测试(cluster test) | 第39-41页 |
| ·存储器件的测试 | 第41-42页 |
| ·本章小结 | 第42-43页 |
| 5 边界扫描测试的工程应用 | 第43-61页 |
| ·测试系统与待测电路板介绍 | 第43-47页 |
| ·测试系统的构成 | 第43-44页 |
| ·待测电路板概况 | 第44-47页 |
| ·测试工程的建模 | 第47-50页 |
| ·文本分析 | 第47-49页 |
| ·扫描链路及器件模型分配 | 第49-50页 |
| ·实验结果分析 | 第50-60页 |
| ·完备性测试分析 | 第50-51页 |
| ·互连测试分析 | 第51-54页 |
| ·IC对逻辑器件的簇测试(cluster test)分析 | 第54-55页 |
| ·板上存储器件的测试分析 | 第55-58页 |
| ·待测板上LED及CLOCK的测试 | 第58-60页 |
| ·本章小结 | 第60-61页 |
| 6 总结与展望 | 第61-63页 |
| ·工作总结 | 第61页 |
| ·展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-68页 |
