| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 5G移动通信系统研究背景与现状 | 第10-12页 |
| 1.1.1 5G移动通信的主要场景与技术要求 | 第10-11页 |
| 1.1.2 5G移动通信系统的发展现状 | 第11-12页 |
| 1.2 极化码译码器的研究背景和意义 | 第12-13页 |
| 1.3 论文研究内容与组织结构 | 第13-16页 |
| 第二章 极化码原理 | 第16-32页 |
| 2.1 信道极化基本原理 | 第16-20页 |
| 2.1.1 符号及参数说明 | 第16-17页 |
| 2.1.2 信道极化 | 第17-20页 |
| 2.2 极化编码与串行抵消译码算法 | 第20-24页 |
| 2.2.1 极化码编码 | 第20-22页 |
| 2.2.2 串行抵消译码算法 | 第22-24页 |
| 2.3 极化码译码器结构 | 第24-30页 |
| 2.3.1 Pipelined-tree SC译码器结构 | 第24-26页 |
| 2.3.2 Line SC译码器结构 | 第26-28页 |
| 2.3.3 半并行SC译码器 | 第28-30页 |
| 2.4 本章小结 | 第30-32页 |
| 第三章 高性能译码器架构设计 | 第32-56页 |
| 3.1 总体硬件架构总结 | 第32-33页 |
| 3.2 极化码SC译码时序逻辑分析 | 第33-38页 |
| 3.2.1 SC译码时序逻辑规律 | 第34-36页 |
| 3.2.2 部分和时序逻辑规律 | 第36-38页 |
| 3.3 极化码SC译码器硬件量化方案设计 | 第38-40页 |
| 3.4 超前进位计算算法分析 | 第40-41页 |
| 3.5 多比特并行极化码SC译码器设计 | 第41-49页 |
| 3.5.1 多比特并行SC译码器 | 第42-46页 |
| 3.5.2 多比特并行SC译码器部分和模块 | 第46-48页 |
| 3.5.3 多比特并行SC译码器控制模块 | 第48-49页 |
| 3.6 译码延迟与硬件资源分析 | 第49-53页 |
| 3.6.1 译码延迟分析 | 第49-50页 |
| 3.6.2 关键路径延迟分析 | 第50-51页 |
| 3.6.3 硬件资源消耗分析 | 第51-53页 |
| 3.7 本章小结 | 第53-56页 |
| 第四章 仿真与硬件实现 | 第56-68页 |
| 4.1 系统参数配置与硬件实现环境 | 第56-57页 |
| 4.1.1 逻辑仿真环境配置 | 第56页 |
| 4.1.2 硬件实现环境 | 第56-57页 |
| 4.2 硬件仿真测试系统框架 | 第57-61页 |
| 4.2.1 硬件测试系统整体结构 | 第57-58页 |
| 4.2.2 随机信号源设计 | 第58页 |
| 4.2.3 高斯白噪声硬件产生设计 | 第58-59页 |
| 4.2.4 PCI express接口与上位机设计 | 第59-61页 |
| 4.3 RTL级仿真测试 | 第61-63页 |
| 4.3.1 极化码编码仿真 | 第61-62页 |
| 4.3.2 AWGN仿真 | 第62-63页 |
| 4.3.3 极化码译码器仿真 | 第63页 |
| 4.4 硬件实测与结果分析 | 第63-66页 |
| 4.5 本章小结 | 第66-68页 |
| 第五章 总结与展望 | 第68-72页 |
| 5.1 论文总结 | 第68-70页 |
| 5.2 下一步工作展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-78页 |
| 攻读学位期间发表的学术论文目录 | 第78页 |