可配置LDPC码高效编译码IP核的设计与实现
摘要 | 第5-6页 |
abstract | 第6-7页 |
第1章 绪论 | 第11-16页 |
1.1 课题研究背景及意义 | 第11页 |
1.2 LDPC码的发展 | 第11-14页 |
1.2.1 LDPC码的发展历程 | 第11-14页 |
1.2.2 码率兼容LDPC码的发展现状 | 第14页 |
1.3 高层次综合工具的发展与现状 | 第14-15页 |
1.4 论文研究内容和结构安排 | 第15-16页 |
第2章 LDPC码的基本原理和构造理论 | 第16-31页 |
2.1 LDPC码的基础知识 | 第16-19页 |
2.1.1 LDPC码的表示方法 | 第16-18页 |
2.1.2 LDPC码的分类 | 第18-19页 |
2.2 LDPC码的构造 | 第19-24页 |
2.2.1 随机LDPC码构造法 | 第19-22页 |
2.2.2 结构化LDPC码构造法 | 第22-24页 |
2.3 LDPC码的码率兼容方式 | 第24-27页 |
2.3.1 删余型码率兼容 | 第24-25页 |
2.3.2 扩展型码率兼容 | 第25-26页 |
2.3.3 缩短型码率兼容 | 第26-27页 |
2.4 码率兼容LDPC码的构造 | 第27-29页 |
2.4.1 码率兼容方式 | 第27页 |
2.4.2 改进的PEG算法 | 第27-28页 |
2.4.3 改进的码率兼容LDPC码构造 | 第28-29页 |
2.5 本章小结 | 第29-31页 |
第3章 码率兼容LDPC码编码器设计与实现 | 第31-47页 |
3.1 编码算法 | 第31-37页 |
3.1.1 高斯消去直接编码 | 第31页 |
3.1.2 近似下三角编码 | 第31-33页 |
3.1.3 迭代编码 | 第33页 |
3.1.4 QC-LDPC码编码 | 第33-36页 |
3.1.5 基于准循环的改进迭代编码算法 | 第36-37页 |
3.2 基于FPGA的编码器设计 | 第37-43页 |
3.2.1 编码器整体结构 | 第37-38页 |
3.2.2 输入端口模块 | 第38-40页 |
3.2.3 核心编码模块 | 第40-43页 |
3.3 编码器性能分析和IP核生成 | 第43-46页 |
3.3.1 编码器性能验证 | 第43-45页 |
3.3.2 编码器硬件资源占用分析 | 第45页 |
3.3.3 编码器IP核的封装 | 第45-46页 |
3.4 本章小结 | 第46-47页 |
第4章 码率兼容LDPC码译码器设计与实现 | 第47-65页 |
4.1 LDPC码译码算法 | 第47-54页 |
4.1.1 和积算法 | 第47-51页 |
4.1.2 基于对数似然比的和积算法 | 第51-52页 |
4.1.3 最小和译码算法 | 第52-54页 |
4.1.4 改进的最小和算法 | 第54页 |
4.2 基于FPGA的译码器设计 | 第54-61页 |
4.2.1 译码器整体结构 | 第54-56页 |
4.2.2 输入和输出端口模块 | 第56-58页 |
4.2.3 核心译码模块单元 | 第58-61页 |
4.3 译码器性能分析 | 第61-64页 |
4.3.1 译码器性能验证 | 第61-63页 |
4.3.2 译码器资源占用分析 | 第63-64页 |
4.3.3 译码器IP核的封装 | 第64页 |
4.4 本章小结 | 第64-65页 |
第5章 基于HLS的译码器IP核的设计与实现 | 第65-76页 |
5.1 VivadoHLS | 第65-67页 |
5.1.1 HLS介绍 | 第65页 |
5.1.2 HLS基本设计流程 | 第65-67页 |
5.2 LDPC算法高层次描述 | 第67-70页 |
5.2.1 译码算法的描述 | 第67-69页 |
5.2.2 TestBench的编写 | 第69-70页 |
5.3 针对硬件实现的优化 | 第70-73页 |
5.3.1 接口综合 | 第70-71页 |
5.3.2 循环优化 | 第71-73页 |
5.3.3 数组优化 | 第73页 |
5.4 基于高层次综合的实验结果与分析 | 第73-75页 |
5.4.1 译码器的吞吐率和资源利用率 | 第74-75页 |
5.4.2 译码器仿真分析 | 第75页 |
5.5 本章小结 | 第75-76页 |
结论 | 第76-78页 |
参考文献 | 第78-84页 |
攻读硕士学位期间所发表的论文和取得的科研成果 | 第84-85页 |
致谢 | 第85页 |