| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词表 | 第13-15页 |
| 第一章 绪论 | 第15-22页 |
| 1.1 频率综合技术背景 | 第15页 |
| 1.2 时间频率标准 | 第15-19页 |
| 1.2.1 时间标准概念 | 第16页 |
| 1.2.2 频率标准概念 | 第16-17页 |
| 1.2.3 频率标准的技术指标 | 第17-19页 |
| 1.3 超低参考频率频综技术的现实意义及可行性研究 | 第19页 |
| 1.4 超低参考频率频综技术的研究状况 | 第19-21页 |
| 1.5 论文的工作和内容安排 | 第21-22页 |
| 第二章 超低参考频率频综技术原理介绍 | 第22-47页 |
| 2.1 GPS系统简介 | 第22-26页 |
| 2.1.1 GPS系统组成 | 第22-24页 |
| 2.1.2 GPS系统的定位和校频原理 | 第24-25页 |
| 2.1.3 GPS系统误差分析 | 第25-26页 |
| 2.3 锁相环的基本原理 | 第26-31页 |
| 2.3.1 PLL的锁定和失锁 | 第29-30页 |
| 2.3.2 PLL的相位捕获 | 第30-31页 |
| 2.4 DPLL技术发展简介 | 第31-33页 |
| 2.5 DPLL的组成 | 第33-45页 |
| 2.5.1 数字鉴相器 | 第33-36页 |
| 2.5.2 数字环路滤波器 | 第36-40页 |
| 2.5.3 DDS | 第40-45页 |
| 2.6 本章小结 | 第45-47页 |
| 第三章 超低参考频率频综器的系统方案 | 第47-54页 |
| 3.1 系统总体设计 | 第47-48页 |
| 3.2 系统的Simulink仿真 | 第48-52页 |
| 3.3 系统硬件平台介绍 | 第52-53页 |
| 3.3.1 GPS用户接收机简介 | 第52页 |
| 3.3.2 FPGA平台简介 | 第52-53页 |
| 3.4 本章小结 | 第53-54页 |
| 第四章 超低参考频率频综器的FPGA实现 | 第54-63页 |
| 4.1 数字鉴相器的实现 | 第54-56页 |
| 4.1.1 环路锁定的判断 | 第54-55页 |
| 4.1.2 数字鉴相器的FPGA实现 | 第55-56页 |
| 4.2 数字环路滤波器的实现 | 第56-59页 |
| 4.2.1 数字环路带宽自适应切换技术 | 第56-58页 |
| 4.2.2 数字环路滤波器的FPGA实现 | 第58-59页 |
| 4.3 DDS的实现 | 第59-61页 |
| 4.4 反馈分频器的实现 | 第61-62页 |
| 4.5 本章小结 | 第62-63页 |
| 第五章 测试结果及分析 | 第63-71页 |
| 5.1 第一阶段测试 | 第63-67页 |
| 5.2 第二阶段测试 | 第67-69页 |
| 5.3 系统误差分析 | 第69-71页 |
| 第六章 总结与展望 | 第71-73页 |
| 致谢 | 第73-74页 |
| 参考文献 | 第74-77页 |