| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 本论文研究的目的和意义 | 第9页 |
| 1.2 国内外研究现状及发展趋势 | 第9-13页 |
| 1.2.1 信号源的发展概况 | 第9-10页 |
| 1.2.2 频率合成技术的发展 | 第10-12页 |
| 1.2.3 FPGA 技术发展概况 | 第12-13页 |
| 1.3 研究目标和论文安排 | 第13-14页 |
| 第二章 锁相环频率合成技术性能研究 | 第14-28页 |
| 2.1 锁相环技术的原理 | 第14页 |
| 2.2 锁相环的组成 | 第14-21页 |
| 2.2.1 鉴相器 | 第15-16页 |
| 2.2.2 环路滤波器 | 第16-19页 |
| 2.2.3 振荡器 | 第19-20页 |
| 2.2.4 分频器 | 第20-21页 |
| 2.3 锁相环的工作状态 | 第21-22页 |
| 2.3.1 锁定状态下锁相环的特性 | 第21页 |
| 2.3.2 未锁定状态下锁相环的特性 | 第21-22页 |
| 2.4 噪声情况下的 PLL 的性能 | 第22-26页 |
| 2.4.1 噪声情况下的 PLL 模型 | 第22-24页 |
| 2.4.2 相位噪声谱密度 | 第24-25页 |
| 2.4.3 环路等效噪声带宽 | 第25页 |
| 2.4.4 锁相环最佳环路带宽设计 | 第25-26页 |
| 2.5 锁相环噪声和杂散分析 | 第26-27页 |
| 2.5.1 锁相环的噪声分析 | 第26-27页 |
| 2.5.2 锁相环的杂散分析 | 第27页 |
| 2.6 本章小结 | 第27-28页 |
| 第三章 锁相频率综合器 | 第28-43页 |
| 3.1 无线和射频领域中的频率综合器 | 第28页 |
| 3.2 锁相环频率综合器基础 | 第28-33页 |
| 3.2.1 整数 N 频率综合器 | 第28-29页 |
| 3.2.2 分数 N 频率综合器 | 第29-31页 |
| 3.2.3 单环和多环频率综合器 | 第31-33页 |
| 3.3 频率源硬件电路的实现 | 第33-41页 |
| 3.3.1 电源电路的设计 | 第34-37页 |
| 3.3.2 锁相环电路的设计 | 第37-41页 |
| 3.4 本章小结 | 第41-43页 |
| 第四章 FPGA 的逻辑功能设计 | 第43-56页 |
| 4.1 FPGA 开发流程 | 第43页 |
| 4.2 本课题所选用的 FPGA 芯片 | 第43-46页 |
| 4.2.1 SPARTAN 6 FPGA 特性总结 | 第44-45页 |
| 4.2.2 SPARTAN 6 FPGA 器件封装组合及最大可用 I/O 数 | 第45-46页 |
| 4.3 FPGA 部分原理图 | 第46-49页 |
| 4.4 PCB 板设计 | 第49-53页 |
| 4.4.1 电源区域划分 | 第49页 |
| 4.4.2 GND 平面划分 | 第49-50页 |
| 4.4.3 电路板正面 | 第50-51页 |
| 4.4.4 电路板背面示意图 | 第51-53页 |
| 4.5 FPGA 源程序配置 | 第53-55页 |
| 4.6 本章小结 | 第55-56页 |
| 第五章 系统功能测试 | 第56-62页 |
| 第六章 总结 | 第62-64页 |
| 6.1 本文工作及课题总结 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 附录 | 第67-76页 |
| 攻读学位期间发表论文与研究成果清单 | 第76-77页 |
| 致谢 | 第77-78页 |