处理器模拟加速技术研究及实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-23页 |
| 1.1 软件模拟器的意义 | 第9-10页 |
| 1.2 模拟速度与精度 | 第10-11页 |
| 1.3 现有的模拟加速技术 | 第11-18页 |
| 1.3.1 串行加速方法 | 第11-14页 |
| 1.3.2 并行加速 | 第14-16页 |
| 1.3.3 采样加速 | 第16-17页 |
| 1.3.4 现场可编程门阵列加速 | 第17-18页 |
| 1.3.5 其他加速技术 | 第18页 |
| 1.4 典型的模拟器实例 | 第18-22页 |
| 1.4.1 SIMPLESCALAR | 第18-20页 |
| 1.4.2 ARMULATOR | 第20页 |
| 1.4.3 SKYEYE | 第20-21页 |
| 1.4.4 SIMICS | 第21-22页 |
| 1.5 本文主要工作 | 第22页 |
| 1.6 本论文的结构安排 | 第22-23页 |
| 第二章 实验平台介绍 | 第23-38页 |
| 2.1 AT697处理器 | 第23-27页 |
| 2.1.1 CPU核 | 第23-24页 |
| 2.1.2 MEMORY接 | 第24页 |
| 2.1.3 CACHE结构 | 第24-25页 |
| 2.1.4 计时单元 | 第25页 |
| 2.1.5 陷阱及中断控制 | 第25页 |
| 2.1.6 UART | 第25页 |
| 2.1.7 GPI接 | 第25-26页 |
| 2.1.8 寄存器 | 第26-27页 |
| 2.2 AT697模拟器SIM697 | 第27-36页 |
| 2.2.1 模拟器工作原理 | 第27-28页 |
| 2.2.2 模拟器主要实现内容 | 第28-32页 |
| 2.2.3 模拟器主要特点 | 第32-36页 |
| 2.3 本章小结 | 第36-38页 |
| 第三章 模拟加速技术及实现 | 第38-57页 |
| 3.1 存储器访问流程简介 | 第38-40页 |
| 3.2 分页模拟技术 | 第40-48页 |
| 3.2.1 地址映射机制 | 第42-45页 |
| 3.2.2 延迟分配策略 | 第45-48页 |
| 3.3 多级页链表技术 | 第48-51页 |
| 3.4 静态动态结合的混合模拟方法 | 第51-56页 |
| 3.5 本章小结 | 第56-57页 |
| 第四章 实验结果及分析 | 第57-65页 |
| 4.1 实验环境说明 | 第57页 |
| 4.2 分页模拟机制的性能评估 | 第57-61页 |
| 4.2.1 性能影响因素 | 第57-58页 |
| 4.2.2 性能评估 | 第58-61页 |
| 4.3 多级页表加速方法性能评估 | 第61-62页 |
| 4.4 混合方法的性能评估 | 第62-64页 |
| 4.5 本章小结 | 第64-65页 |
| 第五章 结论 | 第65-67页 |
| 5.1 本文的主要贡献 | 第65页 |
| 5.2 下一步工作的展望 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-71页 |
