| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第14-18页 |
| 1.1 研究背景及意义 | 第14-15页 |
| 1.2 国内外研究现状 | 第15-16页 |
| 1.3 研究目标和组织结构 | 第16-18页 |
| 第2章 图形加速结构介绍 | 第18-22页 |
| 2.1 图形加速方法 | 第18-19页 |
| 2.2 硬件加速的图形显示系统结构 | 第19页 |
| 2.3 2D 图形加速引擎的结构介绍 | 第19-21页 |
| 2.4 小结 | 第21-22页 |
| 第3章 图形加速器内的图元算法介绍 | 第22-41页 |
| 3.1 图形定义 | 第22页 |
| 3.2 图形的裁剪算法 | 第22-29页 |
| 3.2.1 直线裁剪算法 | 第23-27页 |
| 3.2.2 三角形裁剪算法 | 第27-29页 |
| 3.3 图元生成算法 | 第29-40页 |
| 3.3.1 直线段绘制算法 | 第29-31页 |
| 3.3.2 直线段反走样算法 | 第31-37页 |
| 3.3.3 基于 Bresenham 的三角形填充算法 | 第37-38页 |
| 3.3.4 椭圆绘制算法 | 第38-40页 |
| 3.4 小结 | 第40-41页 |
| 第4章 2D 图形加速引擎的设计与实现 | 第41-81页 |
| 4.1 本地总线接口的设计 | 第41-45页 |
| 4.1.1 绘图控制寄存器的设计 | 第41-42页 |
| 4.1.2 中断产生器的设计 | 第42-43页 |
| 4.1.3 FIFO 写接口的设计 | 第43-44页 |
| 4.1.4 本地总线数据传输时序介绍 | 第44-45页 |
| 4.2 命令参数 FIFO 模块的设计 | 第45-46页 |
| 4.3 命令解析模块的设计 | 第46-54页 |
| 4.3.1 参数配置命令的设计 | 第46-49页 |
| 4.3.2 图形绘制命令的设计 | 第49-52页 |
| 4.3.3 命令解析模块的硬件设计 | 第52-54页 |
| 4.4 顶点预处理模块的设计 | 第54-58页 |
| 4.4.1 直线段预处理模块的设计 | 第55-56页 |
| 4.4.2 三角形预处理模块的设计 | 第56-58页 |
| 4.5 图元绘制模块 | 第58-80页 |
| 4.5.1 直线段绘制模块 | 第59-62页 |
| 4.5.2 三角形填充模块的设计 | 第62-64页 |
| 4.5.3 椭圆模块的设计 | 第64-66页 |
| 4.5.4 Bitblt 模块的设计 | 第66-74页 |
| 4.5.5 水平填充模块的设计 | 第74-78页 |
| 4.5.6 图形数据 Cache 模块的设计 | 第78-80页 |
| 4.6 小结 | 第80-81页 |
| 第5章 2D 图形硬件加速 IP 的功能验证 | 第81-92页 |
| 5.1 模拟验证 | 第81-85页 |
| 5.2 FPGA 验证 | 第85-91页 |
| 5.2.1 FPGA 验证平台的建立 | 第85-87页 |
| 5.2.2 FPGA 的验证方法 | 第87-88页 |
| 5.2.3 性能评价 | 第88-91页 |
| 5.3 小结 | 第91-92页 |
| 结论 | 第92-94页 |
| 参考文献 | 第94-97页 |
| 致谢 | 第97-98页 |
| 附录A 攻读学位期间所参与的科研活动 | 第98页 |