| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 引言 | 第10-13页 |
| 1.1 课题的研究背景 | 第10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 本论文的主要工作 | 第11-12页 |
| 1.4 本论文的结构安排 | 第12-13页 |
| 2 模数转换器概述 | 第13-23页 |
| 2.1 模数转换器基本原理 | 第13-15页 |
| 2.2 模数转换器主要性能参数 | 第15-17页 |
| 2.2.1 静态性能参数 | 第15-16页 |
| 2.2.2 动态性能参数 | 第16-17页 |
| 2.3 几种常见模数转换器类型 | 第17-23页 |
| 2.3.1 全并行结构(Flash ADC) | 第17-18页 |
| 2.3.2 子区式结构(Subranging ADC) | 第18-19页 |
| 2.3.3 并行时间交织(Time-Interleaved) | 第19-20页 |
| 2.3.4 △-Σ结构 | 第20-21页 |
| 2.3.5 逐次逼近模数转换器(SAR ADC) | 第21页 |
| 2.3.6 流水线模数转换器(Pipeline ADC) | 第21-23页 |
| 3 高速逐次逼近模数转换器设计 | 第23-42页 |
| 3.1 引言 | 第23页 |
| 3.2 逐次逼近模数转换器工作原理 | 第23-24页 |
| 3.3 提高SAR ADC转换速度方法 | 第24-26页 |
| 3.3.1 异步时序SAR ADC | 第24-25页 |
| 3.3.2 每步2比特结构的研究与设计 | 第25-26页 |
| 3.4 DAC的研究与设计 | 第26-30页 |
| 3.4.1 DAC典型结构 | 第26-28页 |
| 3.4.2 DAC结构的选择 | 第28-30页 |
| 3.4.3 DAC设计 | 第30页 |
| 3.5 比较器的研究与设计 | 第30-34页 |
| 3.5.1 比较器概述 | 第31-32页 |
| 3.5.2 比较器的设计与仿真 | 第32-34页 |
| 3.6 数字控制逻辑设计 | 第34-38页 |
| 3.6.1 比较器时钟产生模块 | 第34-36页 |
| 3.6.2 DAC开关信号产生模块 | 第36-37页 |
| 3.6.3 输出锁存电路与译码电路 | 第37-38页 |
| 3.7 6位高速逐次逼近模数转换器仿真 | 第38-42页 |
| 3.7.1 6bit 200MS/s 1-bit/cycle逐次逼近模数转换器仿真 | 第38-40页 |
| 3.7.2 6bit 320MS/s 2-bit/cycle逐次逼近模数转换器仿真 | 第40-42页 |
| 4 流水线逐次逼近模数转换器设计 | 第42-67页 |
| 4.1 流水线逐次逼近模数转换器概述 | 第42-43页 |
| 4.2 11-bit 100MS/s流水线逐次逼近模数转换器系统结构 | 第43-45页 |
| 4.3 每级比特数的选择 | 第45-49页 |
| 4.3.1 冗余编码技术 | 第45-47页 |
| 4.3.2 本设计每级比特数的选择 | 第47-49页 |
| 4.4 采样保持电路 | 第49-53页 |
| 4.5 高速逐次逼近模数转换器子模块 | 第53-59页 |
| 4.5.1 传输函数的平移 | 第53-57页 |
| 4.5.2 比较器时钟产生电路 | 第57-58页 |
| 4.5.3 输出编码电路 | 第58-59页 |
| 4.6 运算放大器 | 第59-64页 |
| 4.6.1 运算放大器基本结构 | 第59-60页 |
| 4.6.2 运算放大器实现 | 第60-63页 |
| 4.6.3 运算放大器仿真 | 第63-64页 |
| 4.7 整体仿真结果 | 第64-67页 |
| 5 结论 | 第67-69页 |
| 5.1 本论文的主要工作 | 第67-68页 |
| 5.2 工作展望 | 第68-69页 |
| 参考文献 | 第69-73页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第73-75页 |
| 学位论文数据集 | 第75页 |
