| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-24页 |
| 1.1 研究背景 | 第16-18页 |
| 1.2 两个典型的无速率编码—LT码和Raptor码 | 第18-19页 |
| 1.3 Spinal码的介绍 | 第19-22页 |
| 1.4 内容概述 | 第22-24页 |
| 第二章 Spinal码的编码算法及FPGA实现 | 第24-32页 |
| 2.1 Hash函数 | 第24-25页 |
| 2.2 编码过程 | 第25-28页 |
| 2.3 Spinal码编码器的FPGA实现 | 第28-32页 |
| 2.3.1 Spinal编码器的FPGA仿真原理与吞吐率提高方法 | 第28-29页 |
| 2.3.2 Spinal编码器的FPGA仿真实现 | 第29-32页 |
| 第三章 Spinal码的译码算法 | 第32-40页 |
| 3.1 译码方法 | 第32-34页 |
| 3.2 删减树分枝的译码器（Bubble译码算法） | 第34-36页 |
| 3.3 仿真实现与结果分析 | 第36-38页 |
| 3.4 Spinal码编译码器的总结 | 第38-40页 |
| 第四章 Spinal码译码器的FPGA实现 | 第40-60页 |
| 4.1 译码器实现概述 | 第40-41页 |
| 4.2 路径选择 | 第41-46页 |
| 4.2.1 结点删减算法 | 第41-43页 |
| 4.2.2 双调排序 | 第43-46页 |
| 4.3 路径扩展 | 第46-48页 |
| 4.4 路径回溯 | 第48-50页 |
| 4.5 缩减资源利用率的方法 | 第50-52页 |
| 4.6 系统吞吐率的计算与优化 | 第52-53页 |
| 4.7 编码算法与译码算法的复杂度 | 第53-54页 |
| 4.8 Spinal码译码器的FPGA仿真 | 第54-60页 |
| 4.8.1 Spinal译码器在BSC信道下的FPGA实现 | 第54-56页 |
| 4.8.2 Spinal译码器在AWGN信道下的FPGA实现 | 第56-60页 |
| 第五章 Spinal码的总结与展望 | 第60-62页 |
| 参考文献 | 第62-64页 |
| 致谢 | 第64-66页 |
| 作者简介 | 第66-67页 |
