基于FPGA的深度信念网络加速系统研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第16-22页 |
| 1.1 课题背景与意义 | 第16-17页 |
| 1.2 国内外研究现状 | 第17-19页 |
| 1.2.1 加速技术 | 第17-18页 |
| 1.2.2 研究现状 | 第18-19页 |
| 1.3 研究内容 | 第19-20页 |
| 1.4 论文组织安排 | 第20-22页 |
| 第2章 相关理论概述 | 第22-34页 |
| 2.1 深度学习及深度信念网络 | 第22-29页 |
| 2.1.1 深度学习简介 | 第22-24页 |
| 2.1.2 常见深度学习网络 | 第24-27页 |
| 2.1.3 深度信念网络简介 | 第27-29页 |
| 2.2 硬件加速相关技术介绍 | 第29-33页 |
| 2.2.1 硬件加速器简介 | 第29-31页 |
| 2.2.2 常用优化手段 | 第31-33页 |
| 2.3 本章小结 | 第33-34页 |
| 第3章 加速系统设计 | 第34-60页 |
| 3.1 算法分析 | 第34-42页 |
| 3.1.1 预测算法 | 第34-36页 |
| 3.1.2 并行与流水计算 | 第36-42页 |
| 3.2 单FPGA加速系统PIE | 第42-51页 |
| 3.2.1 加速系统框架 | 第42-43页 |
| 3.2.2 IP核设计 | 第43-46页 |
| 3.2.3 层间流水设计 | 第46-47页 |
| 3.2.4 优化手段 | 第47-51页 |
| 3.3 多FPGA加速系统 | 第51-58页 |
| 3.3.1 系统框架 | 第51-53页 |
| 3.3.2 按层划分系统DBL | 第53-55页 |
| 3.3.3 层内划分系统DIL | 第55-58页 |
| 3.4 本章小结 | 第58-60页 |
| 第4章 性能模型 | 第60-78页 |
| 4.1 基准系统DLAU性能模型 | 第60-63页 |
| 4.1.1 基础分析 | 第60-61页 |
| 4.1.2 通信时间 | 第61-62页 |
| 4.1.3 计算时间 | 第62-63页 |
| 4.2 多FPGA加速系统性能模型 | 第63-75页 |
| 4.2.1 按层划分系统DBL | 第63-70页 |
| 4.2.2 层内划分系统DIL | 第70-75页 |
| 4.3 性能模型分析 | 第75-76页 |
| 4.4 本章小结 | 第76-78页 |
| 第5章 实验验证与分析 | 第78-104页 |
| 5.1 系统实现 | 第78-86页 |
| 5.1.1 单FPGA系统 | 第78-82页 |
| 5.1.2 多FPGA系统 | 第82-85页 |
| 5.1.3 对比平台 | 第85页 |
| 5.1.4 数据集 | 第85-86页 |
| 5.2 性能趋势 | 第86-92页 |
| 5.2.1 单FPGA系统性能趋势 | 第86-89页 |
| 5.2.2 多FPGA系统性能趋势 | 第89-92页 |
| 5.3 不同加速平台间的性能对比 | 第92-99页 |
| 5.3.1 不同加速平台对比 | 第92-97页 |
| 5.3.2 不同FPGA加速系统对比 | 第97-99页 |
| 5.4 性能模型验证 | 第99-103页 |
| 5.4.1 数据集验证 | 第99-101页 |
| 5.4.2 参数验证 | 第101-103页 |
| 5.5 本章小结 | 第103-104页 |
| 第6章 总结与展望 | 第104-106页 |
| 6.1 工作总结 | 第104-105页 |
| 6.2 未来展望 | 第105-106页 |
| 参考文献 | 第106-112页 |
| 致谢 | 第112-114页 |
| 在读期间发表的学术论文与取得的其他研究成果 | 第114页 |
