基于PCIE的高速存储系统设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·论文研究背景及意义 | 第7-8页 |
| ·高速存储系统研究现状 | 第8-9页 |
| ·论文研究内容 | 第9-11页 |
| 第二章 高速存储系统总体方案设计 | 第11-19页 |
| ·高速存储系统硬件设计 | 第11-16页 |
| ·系统硬件功能要求 | 第11页 |
| ·系统硬件总体设计 | 第11-12页 |
| ·系统硬件各模块芯片选型 | 第12-16页 |
| ·高速存储系统 FPGA 逻辑设计 | 第16-17页 |
| ·系统 FPGA 逻辑功能要求 | 第16页 |
| ·系统 FPGA 逻辑总体设计 | 第16-17页 |
| ·本章总结 | 第17-19页 |
| 第三章 DDR3 存储接口与缓存模块设计 | 第19-29页 |
| ·DDR3 存储接口设计 | 第19-24页 |
| ·DDR3 存储接口时序 | 第19-20页 |
| ·DDR3 存储接口总体设计 | 第20-21页 |
| ·DDR3 上下行 FIFO 设计 | 第21-22页 |
| ·DDR3 控制器的定制 | 第22-23页 |
| ·DDR3 控制状态机设计 | 第23-24页 |
| ·缓存模块设计 | 第24-27页 |
| ·数据同步缓存设计 | 第25页 |
| ·数据格式转换设计 | 第25-27页 |
| ·本章总结 | 第27-29页 |
| 第四章 PCIE 系统逻辑设计 | 第29-49页 |
| ·PCIE 总线的分层结构 | 第29-34页 |
| ·PCIE 物理层机制 | 第30-31页 |
| ·PCIE 数据链路层机制 | 第31-32页 |
| ·PCIE 事务层机制 | 第32-34页 |
| ·PCIE 硬核概述 | 第34-40页 |
| ·PCIE 硬核的定制 | 第34-35页 |
| ·PCIE 硬核的配置空间 | 第35-37页 |
| ·PCIE 硬核支持的中断 | 第37-38页 |
| ·PCIE 硬核的接口时序 | 第38-40页 |
| ·PCIE 系统逻辑总体设计 | 第40-48页 |
| ·发送引擎状态机设计 | 第41-43页 |
| ·接收引擎状态机设计 | 第43-45页 |
| ·DMA 控制状态寄存器设计 | 第45-46页 |
| ·中断程序设计 | 第46-48页 |
| ·本章总结 | 第48-49页 |
| 第五章 高速存储系统测试验证 | 第49-65页 |
| ·缓存模块测试验证 | 第49-50页 |
| ·发送数据格式转换仿真验证 | 第49-50页 |
| ·接收数据格式转换仿真验证 | 第50页 |
| ·DDR3 存储接口测试验证 | 第50-53页 |
| ·DDR3 读写测试验证 | 第50-52页 |
| ·DDR3 整体性能测试验证 | 第52-53页 |
| ·PCIE 系统测试验证 | 第53-61页 |
| ·DMA 读写测试验证 | 第53-57页 |
| ·PCIE 中断测试验证 | 第57-60页 |
| ·PCIE 整体性能测试验证 | 第60-61页 |
| ·系统整体性能测试验证 | 第61-63页 |
| ·本章总结 | 第63-65页 |
| 结束语 | 第65-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 攻读学位期间参加科研和发表论文情况 | 第71-72页 |
