| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景和意义 | 第7-8页 |
| ·研究现状分析 | 第8-9页 |
| ·本文的研究工作和主要内容 | 第9-11页 |
| 第二章 AES 算法及其安全性分析 | 第11-19页 |
| ·AES 算法的产生 | 第11-12页 |
| ·AES 算法的相关数学知识 | 第12-14页 |
| ·有限域和有限域上的多项式 | 第12页 |
| ·有限域上的运算 | 第12-14页 |
| ·分组密码的一般设计原则 | 第14-15页 |
| ·混乱和扩散原则 | 第14页 |
| ·乘积密码和迭代密码 | 第14-15页 |
| ·AES 算法的安全性分析 | 第15-19页 |
| ·AES 的安全性 | 第15-16页 |
| ·密码分析及对 AES 算法的攻击 | 第16-19页 |
| 第三章 AES 算法的结构及流水线技术 | 第19-27页 |
| ·AES 算法结构研究 | 第19-21页 |
| ·AES 算法结构 | 第19-20页 |
| ·AES 算法步骤 | 第20-21页 |
| ·流水线技术 | 第21-26页 |
| ·外部流水线结构 | 第22-24页 |
| ·内部流水线结构 | 第24-25页 |
| ·循环展开结构 | 第25-26页 |
| ·小结 | 第26-27页 |
| 第四章 CycloneII 系列 FPGA 与 DE2 平台 | 第27-33页 |
| ·Cyclone 器件 | 第27-29页 |
| ·Cyclone 系列 FPGA 简介 | 第27页 |
| ·CycloneII 器件特性 | 第27页 |
| ·Cyclone 器件配置 | 第27-29页 |
| ·QuartusII 集成开发环境 | 第29-31页 |
| ·QuarusII 简介 | 第29页 |
| ·QuartusII 设计流程 | 第29-31页 |
| ·DE2 平台 | 第31页 |
| ·小结 | 第31-33页 |
| 第五章 基于 FPGA 的 AES 算法设计实现 | 第33-47页 |
| ·AES 算法在 FPGA 上的设计分析 | 第33-34页 |
| ·AES 算法的基本模块 | 第34-35页 |
| ·加、解密模块的设计 | 第35-40页 |
| ·加解密的各基本变换的设计 | 第35-38页 |
| ·加、解密单元模块的流水线结构设计 | 第38-40页 |
| ·密钥扩展模块设计 | 第40-42页 |
| ·控制模块设计 | 第42-44页 |
| ·输出轮常数控制 | 第42页 |
| ·子密钥存储控制 | 第42-43页 |
| ·每一级流水线的控制 | 第43页 |
| ·内部流水线的控制 | 第43页 |
| ·数据输入、输出的控制 | 第43页 |
| ·设计中的阻塞和毛刺 | 第43-44页 |
| ·接口模块设计 | 第44-45页 |
| ·输入接口设计 | 第44页 |
| ·输出接口设计 | 第44-45页 |
| ·小结 | 第45-47页 |
| 第六章 仿真测试 | 第47-55页 |
| ·仿真原理 | 第47页 |
| ·加解密系统的功能仿真 | 第47-51页 |
| ·输入模块仿真 | 第47-48页 |
| ·加密及解密模块的仿真 | 第48-51页 |
| ·系统的时序仿真 | 第51-52页 |
| ·仿真结果分析 | 第52-54页 |
| ·小结 | 第54-55页 |
| 第七章 总结与展望 | 第55-58页 |
| 致谢 | 第58-60页 |
| 参考文献 | 第60-63页 |