准循环LDPC码编译码的FPGA实现
| CONTENTS | 第1-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第10-18页 |
| ·数字通信系统 | 第10-11页 |
| ·纠错码基础介绍 | 第11-13页 |
| ·LDPC码的发展与应用 | 第13-14页 |
| ·LDPC码的发展 | 第13-14页 |
| ·LDPC码的应用 | 第14页 |
| ·FPGA的基本知识 | 第14-16页 |
| ·可编程逻辑器件 | 第14-15页 |
| ·FPGA的设计基础 | 第15-16页 |
| ·工具介绍 | 第16页 |
| ·本文的内容安排 | 第16-18页 |
| 第二章 LDPC码概述 | 第18-23页 |
| ·LDPC码的定义 | 第18页 |
| ·LDPC码的TANNER图表示 | 第18-19页 |
| ·QC-LDPC码 | 第19-20页 |
| ·LDPC码的分类 | 第20-23页 |
| ·规则LDPC码和非规则LDPC码 | 第20-21页 |
| ·二进制LDPC码和多进制LDPC码 | 第21-23页 |
| 第三章 LDPC码的编码算法研究与实现 | 第23-46页 |
| ·由校验矩阵得到生成矩阵 | 第23-27页 |
| ·校验矩阵满秩的情况 | 第23-25页 |
| ·校验矩阵不满秩的情况 | 第25-27页 |
| ·传统编码算法 | 第27页 |
| ·基于RU算法的编码算法 | 第27-28页 |
| ·QC-LDPC码的编码算法研究与实现 | 第28-46页 |
| ·串行编码算法 | 第28-32页 |
| ·并行编码算法 | 第32-36页 |
| ·两级编码算法 | 第36-42页 |
| ·一种改进的两级编码方式 | 第42-44页 |
| ·编码器性能分析 | 第44-46页 |
| 第四章 QC-LDPC码的译码算法 | 第46-59页 |
| ·LLR BP算法 | 第46-47页 |
| ·UMP BP-BASED算法(最小和算法) | 第47-58页 |
| ·浮点仿真和性能分析 | 第49-51页 |
| ·定点仿真和性能分析 | 第51-58页 |
| ·线性规划(LP)译码算法 | 第58-59页 |
| 第五章 QC-LDPC译码器的FPGA实现 | 第59-73页 |
| ·LDPC译码器的整体结构 | 第59-71页 |
| ·顶层控制模块 | 第63-64页 |
| ·输入数据预处理模块 | 第64页 |
| ·数据重排模块 | 第64-65页 |
| ·校验节点处理模块 | 第65-68页 |
| ·变量节点处理模块 | 第68-70页 |
| ·译码判决模块 | 第70-71页 |
| ·迭代结束判断模块 | 第71页 |
| ·LDPC译码器性能分析 | 第71-73页 |
| 结束语 | 第73-74页 |
| 参考文献 | 第74-79页 |
| 致谢 | 第79-80页 |
| 攻读学位期间的研究成果 | 第80-81页 |
| 学位论文评阅及答辩情况表 | 第81页 |
