TPC编译码算法研究与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-14页 |
| ·课题背景及研究意义 | 第7-9页 |
| ·数字通信系统的基本模型 | 第7页 |
| ·信道编码理论基础 | 第7-9页 |
| ·基本的信道编码 | 第9-13页 |
| ·线性分组码 | 第9-10页 |
| ·循环码 | 第10-12页 |
| ·卷积码 | 第12-13页 |
| ·本文主要研究内容和结构安排 | 第13-14页 |
| 2 TPC编译码原理 | 第14-22页 |
| ·Turbo码的简述 | 第14-15页 |
| ·Turbo码的提出背景 | 第14页 |
| ·Turbo码的编译码算法 | 第14-15页 |
| ·Turbo乘积码简述 | 第15-21页 |
| ·Turbo乘积码的提出背景 | 第15页 |
| ·TPC码的编码方式 | 第15-17页 |
| ·TPC码的译码算法 | 第17-20页 |
| ·TPC码的应用领域 | 第20-21页 |
| ·本章小结 | 第21-22页 |
| 3 TPC迭代译码算法研究 | 第22-36页 |
| ·Chase迭代译码算法 | 第22-30页 |
| ·Chase译码算法 | 第22-25页 |
| ·译码单元的软输出和外部信息 | 第25-28页 |
| ·Chase迭代译码结构 | 第28-30页 |
| ·Chase译码算法仿真 | 第30-33页 |
| ·不同子码码型 | 第30-31页 |
| ·不同迭代次数m | 第31-32页 |
| ·不同不可信位元数p | 第32-33页 |
| ·不同迭代结构 | 第33页 |
| ·Chase迭代译码算法的改进 | 第33-35页 |
| ·本章小结 | 第35-36页 |
| 4 TPC编码器设计 | 第36-48页 |
| ·设计工具和方案介绍 | 第36-37页 |
| ·软件仿真工具及开发平台 | 第36页 |
| ·FPGA设计实现的步骤 | 第36-37页 |
| ·编码器部分 | 第37-47页 |
| ·编码器设计方案 | 第37-43页 |
| ·部分模块仿真与分析 | 第43-45页 |
| ·顶层模块及仿真 | 第45-46页 |
| ·编码结构的改进 | 第46-47页 |
| ·本章小结 | 第47-48页 |
| 5 TPC译码器设计 | 第48-56页 |
| ·译码器设计方案 | 第48-49页 |
| ·部分模块仿真与分析 | 第49-54页 |
| ·译码输入/输出模块 | 第49-50页 |
| ·行/列译码模块 | 第50-51页 |
| ·硬判决模块 | 第51-52页 |
| ·外部信息存储RAM | 第52-53页 |
| ·顶层控制模块 | 第53-54页 |
| ·TPC译码器设计中的优化问题 | 第54-55页 |
| ·TPC译码器设计中的资源优化 | 第54-55页 |
| ·TPC译码器设计中的速率优化 | 第55页 |
| ·本章小结 | 第55-56页 |
| 6 TPC编译码芯片应用介绍 | 第56-63页 |
| ·AHA4501芯片介绍 | 第56-61页 |
| ·内部功能寄存器 | 第56-58页 |
| ·芯片初始化方案 | 第58-61页 |
| ·AHA4501 TPC的应用 | 第61-62页 |
| ·应用于DPSK系统 | 第61-62页 |
| ·DPSK系统TPC性能仿真 | 第62页 |
| ·本章小结 | 第62-63页 |
| 结论 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-67页 |
