基于VME总线的雷达时控分机设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·课题研究背景 | 第7-8页 |
| ·研究现状及方法 | 第8-9页 |
| ·本文主要工作及内容 | 第9-11页 |
| 第二章 时控系统设计 | 第11-14页 |
| ·系统功能概述 | 第11-12页 |
| ·系统模块设计 | 第12-13页 |
| ·本章小结 | 第13-14页 |
| 第三章 VME总线分析 | 第14-20页 |
| ·VME总线概述 | 第14页 |
| ·VME总线结构 | 第14-15页 |
| ·数据传输总线 | 第15-18页 |
| ·总线信号 | 第15-17页 |
| ·总线周期 | 第17-18页 |
| ·优先级中断总线 | 第18-19页 |
| ·总线信号 | 第18-19页 |
| ·中断控制器和中断请求器 | 第19页 |
| ·本章小结 | 第19-20页 |
| 第四章 FPDP总线介绍 | 第20-24页 |
| ·FPDP总线概述 | 第20-21页 |
| ·FPDP总线信号 | 第21-22页 |
| ·时钟信号 | 第21-22页 |
| ·握手信号 | 第22页 |
| ·FPDP数据帧 | 第22-23页 |
| ·信号端接 | 第23页 |
| ·本章小结 | 第23-24页 |
| 第五章 FPGA开发平台 | 第24-28页 |
| ·可编程逻辑器件概述 | 第24-25页 |
| ·可编程逻辑开发流程 | 第25-26页 |
| ·Stratix器件介绍 | 第26-27页 |
| ·本章小结 | 第27-28页 |
| 第六章 逻辑设计与仿真 | 第28-49页 |
| ·VME总线接口逻辑设计 | 第28-35页 |
| ·单次读写逻辑设计 | 第28-31页 |
| ·中断请求与响应 | 第31-35页 |
| ·同步串行通讯接口逻辑设计 | 第35-37页 |
| ·同步串口发送逻辑设计 | 第35-36页 |
| ·同步串口接收逻辑设计 | 第36-37页 |
| ·定时脉冲产生逻辑设计 | 第37-40页 |
| ·FPDP总线收发模块设计 | 第40-48页 |
| ·FPDP接收逻辑设计 | 第42-43页 |
| ·FPDP发送逻辑设计 | 第43-48页 |
| ·本章小结 | 第48-49页 |
| 结论 | 第49-50页 |
| 致谢 | 第50-51页 |
| 参考文献 | 第51-53页 |
| 作者在读期间的研究成果 | 第53-54页 |
