| 摘要 | 第1-5页 |
| ABSTRACT | 第5-13页 |
| 第一章 引言 | 第13-21页 |
| ·数字通信系统 | 第13-14页 |
| ·差错控制码 | 第14-15页 |
| ·线性分组码 | 第15-17页 |
| ·生成矩阵和校验矩阵 | 第15-16页 |
| ·码距和码重 | 第16-17页 |
| ·LDPC 码的提出、发展及研究现状 | 第17-18页 |
| ·选题意义以及论文研究内容 | 第18-21页 |
| ·选题意义和课题来源 | 第18-19页 |
| ·论文主要贡献及内容安排 | 第19-21页 |
| 第二章 QC-LDPC 码 | 第21-36页 |
| ·LDPC 码的定义 | 第21页 |
| ·QC-LDPC 码的定义 | 第21-23页 |
| ·QC-LDPC 码的构造 | 第23-28页 |
| ·循环方阵的构造 | 第23-24页 |
| ·循环方阵的分解和重组 | 第24-26页 |
| ·循环方阵的扩展 | 第26页 |
| ·结论 | 第26-28页 |
| ·QC-LDPC 码与随机LDPC 码性能比较 | 第28-30页 |
| ·仿真参数 | 第28页 |
| ·仿真结果分析 | 第28-30页 |
| ·LDPC 码的译码算法 | 第30-36页 |
| ·二相图 | 第30-31页 |
| ·BP 算法 | 第31-34页 |
| ·UMP BP-based 算法 | 第34页 |
| ·APP 算法 | 第34-35页 |
| ·APP-based 算法 | 第35-36页 |
| 第三章 B3G 项目中QC-LDPC 译码器硬件实现方案分析 | 第36-47页 |
| ·B3G 项目简介 | 第36-39页 |
| ·所用QC-LDPC 码校验矩阵介绍 | 第39-40页 |
| ·QC-LDPC 译码器硬件设计整体架构 | 第40-44页 |
| ·目前的工作及成果 | 第41页 |
| ·译码器实现架构分析 | 第41-43页 |
| ·并行度的确定 | 第43-44页 |
| ·译码算法的确定 | 第44-47页 |
| ·“校验节点更新”方式的讨论 | 第44-45页 |
| ·“比特节点更新”方式的讨论 | 第45页 |
| ·迭代译码结束条件的讨论 | 第45-46页 |
| ·结论 | 第46-47页 |
| 第四章 QC-LDPC 译码器的FPGA 实现 | 第47-65页 |
| ·FPGA 及Virtex-Ⅱ Pro 芯片 | 第47-50页 |
| ·FPGA 概述 | 第47-48页 |
| ·Virtex-Ⅱ Pro 芯片 | 第48-50页 |
| ·开发工具介绍 | 第50-53页 |
| ·Verilog HDL 语言 | 第50-51页 |
| ·ISE 简介 | 第51页 |
| ·ModelSim 简介 | 第51-52页 |
| ·ChipScope Pro 简介 | 第52-53页 |
| ·QC-LDPC 译码器的结构设计 | 第53-63页 |
| ·概述 | 第53-55页 |
| ·存储模块及其地址生成模块Address Generator | 第55-57页 |
| ·CNU 模块 | 第57-61页 |
| ·VNU 模块 | 第61-62页 |
| ·Judge 模块与Control Unit 模块 | 第62页 |
| ·小结 | 第62-63页 |
| ·QC-LDPC 码与随机LDPC 码的译码器FPGA 实现比较 | 第63-65页 |
| ·性能比较 | 第63-64页 |
| ·所耗资源比较 | 第64页 |
| ·数据吞吐率的比较 | 第64页 |
| ·小结 | 第64-65页 |
| 第五章 结论 | 第65-67页 |
| ·全文总结 | 第65页 |
| ·下一步的工作以及未来的研究方向 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 个人简历 | 第70-71页 |
| 攻读硕士期间取得的研究成果 | 第71-72页 |
