| 摘要 | 第1-7页 |
| ABSTRACT | 第7-8页 |
| 目录 | 第8-11页 |
| 第1章 绪论 | 第11-16页 |
| ·研究背景和课题意义 | 第11-13页 |
| ·论文的主要工作 | 第13-14页 |
| ·主要创新点 | 第14页 |
| ·论文的组织结构 | 第14-16页 |
| 第2章 OCB和DRAM基础知识 | 第16-27页 |
| ·SOC片上总线简介 | 第16-20页 |
| ·DRAM存储系统简介 | 第20-27页 |
| ·DRAM存储单元 | 第20-21页 |
| ·DRAM存储器结构 | 第21-22页 |
| ·主要的DRAM技术介绍 | 第22-24页 |
| ·DDR SDRAM主要命令介绍 | 第24-27页 |
| 第3章 DDR控制器性能优化策略分析 | 第27-50页 |
| ·系统总线的优化策略 | 第27-35页 |
| ·DDR控制器中写缓冲区的设置 | 第27-31页 |
| ·DDR控制器中读缓冲区的设置 | 第31-33页 |
| ·带读写缓冲区的DDR控制器中的数据相关问题 | 第33-34页 |
| ·AHB总线split传输模式分析 | 第34-35页 |
| ·存储总线的优化策略 | 第35-47页 |
| ·DDR存储器读写机制的分析 | 第36-43页 |
| ·DDR读写中open page和close page策略的比较 | 第43-45页 |
| ·DRAM存储系统调度算法简介 | 第45-47页 |
| ·根据AXI总线特性对前述策略进行改进 | 第47-50页 |
| 第4章 存储控制器的详细设计 | 第50-87页 |
| ·DDR控制器的结构设计与模块划分 | 第50-53页 |
| ·DDR控制器的顶层接口定义 | 第53-56页 |
| ·各模块的具体实现 | 第56-87页 |
| ·本课题设计方法简介 | 第56-58页 |
| ·axi_interface模块的具体设计 | 第58-61页 |
| ·register_file模块的具体设计 | 第61-65页 |
| ·模式与扩展模式寄存器 | 第62页 |
| ·自刷新周期寄存器 | 第62页 |
| ·时序参数寄存器 | 第62-63页 |
| ·命令寄存器 | 第63-64页 |
| ·错误寄存器 | 第64页 |
| ·状态寄存器 | 第64-65页 |
| ·Address trace模块的具体设计 | 第65-66页 |
| ·refresh control模块的具体设计 | 第66页 |
| ·DDR Datapath模块的具体设计 | 第66-70页 |
| ·DDR控制器数据通道设计中的多时钟问题 | 第67-69页 |
| ·DDR控制器数据通道设计中的Dqs_out信号 | 第69-70页 |
| ·读写缓冲区模块的具体设计 | 第70-76页 |
| ·读写缓冲区内部主要模块功能 | 第70-71页 |
| ·缓冲区分配算法 | 第71-74页 |
| ·缓冲区RAW数据相关问题 | 第74-75页 |
| ·缓冲区算法对AXI总线接口性能提高的支持 | 第75-76页 |
| ·DDR Command launch模块的具体设计 | 第76-78页 |
| ·DDR Timing control模块的具体设计 | 第78-87页 |
| 第5章 设计功能验证 | 第87-91页 |
| ·功能验证策略 | 第87页 |
| ·功能验证的结果 | 第87-89页 |
| ·背靠背RAW相关问题 | 第89-91页 |
| 第6章 结论与展望 | 第91-93页 |
| ·总结 | 第91页 |
| ·未来工作的展望 | 第91-93页 |
| 致谢 | 第93-94页 |
| 参考文献 | 第94-96页 |
| 个人简历 在读期间发表的学术论文与研究成果 | 第96页 |
