| 摘要 | 第1-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 引言 | 第6-7页 |
| 第二章 基于硬件描述语言(HDL)的电路设计 | 第7-9页 |
| 第三章 计时器的硬件描述语言(VHDL)设计 | 第9-36页 |
| ·1/100s计时器的功能描述 | 第9-11页 |
| ·计时器的模块划分 | 第11-14页 |
| ·计时器的模块设计 | 第14-32页 |
| ·键输入模块 | 第14-16页 |
| ·时钟分频模块 | 第16-19页 |
| ·控制模块 | 第19-21页 |
| ·计时模块 | 第21-25页 |
| ·显示模块 | 第25-32页 |
| ·计时器的顶层设计 | 第32-36页 |
| 第四章 1/100S计时器的FPGA实现 | 第36-44页 |
| ·设计平台与器件的选择 | 第36-37页 |
| ·QuartusII时序仿真 | 第37-44页 |
| ·键输入模块的时序仿真 | 第38页 |
| ·时钟分频模块的时序仿真 | 第38页 |
| ·控制模块时序仿真 | 第38-39页 |
| ·计时模块时序仿真 | 第39页 |
| ·显示模块时序仿真 | 第39-40页 |
| ·顶层模块时序仿真 | 第40-44页 |
| 参考文献 | 第44-45页 |
| 致谢 | 第45-46页 |
| 学位论文评阅及答辩情况表 | 第46页 |