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高速串行数据发送器的研究

摘要第1-6页
ABSTRACT第6-8页
第一章 引言第8-14页
 1.1 高速数据发送的发展与现状第8-12页
 1.2 论文的主要工作及创新第12-13页
  1.2.1 论文的主要工作第12页
  1.2.1 论文的创新第12-13页
 1.3 论文安排第13-14页
第二章 系统研究第14-38页
 2.1 信号规则第15-18页
  2.1.1 差分信号与单端信号第15页
  2.1.2 二进制和多进制编码第15-18页
 2.2 信道分析与预均衡技术第18-25页
  2.2.1 信道分析第18-22页
  2.2.2 预均衡技术第22-25页
 2.3 数据发送系统性能评估第25-31页
  2.3.1 数据率极限第25-28页
  2.3.2 误码率第28-31页
 2.4 高速数据发送器系统结构第31-37页
  2.4.1 信号编码策略第32页
  2.4.2 系统时钟策略第32-34页
  2.4.3 信道驱动器策略第34-37页
 2.5 本章总结第37-38页
第三章 一种1.5GBPS全速率时钟发送器的设计第38-61页
 3.1 高速数据发送器系统结构第38-39页
 3.2 时钟发生器第39-42页
  3.2.1 时钟发生器体系结构第39页
  3.2.2 压控振荡器第39-41页
  3.2.3 电荷泵第41-42页
  3.2.4 鉴频鉴相器第42页
 3.3 并串转换电路第42-51页
  3.3.1 并串转换电路拓扑结构及优化第42-48页
  3.3.2 并串转换电路的时序约束第48-49页
  3.3.3 高速多路器的设计第49-51页
 3.4 线驱动器第51-53页
 3.5 仿真与测试第53-60页
  3.5.1 SATA高速发送器仿真第53-54页
  3.5.2 芯片版图第54-55页
  3.5.3 封装与测试方案第55-56页
  3.5.4 测试与分析第56-60页
 3.6 本章总结第60-61页
第四章 一种1.25GBPS半速时钟结构发送器的设计第61-69页
 4.1 以太网回顾与发展第61页
 4.2 1.25GBPS发送器体系结构第61-62页
 4.3 时钟发生器的设计第62-63页
 4.4 半速结构并串转换电路设计第63-64页
 4.5 芯片测试第64-68页
  4.5.1 芯片版图设计第64-66页
  4.5.2 封装与测试方案第66-67页
  4.5.3 测试与分析第67-68页
 4.6 本章总结第68-69页
第五章 一种3.125GBPS多相时钟结构发送器的设计第69-88页
 5.1 数据发送器体系结构第69-70页
 5.2 多相时钟发生器和占空比调整电路第70-76页
  5.2.1 多相时钟发生器系统结构第70-72页
  5.2.2 占空比调整电路第72-75页
   5.2.2.1 占空比调整原理第72-74页
   5.2.2.2 占空比调整的实现第74-75页
  5.2.3 时钟电路与占空比调整的仿真结果第75-76页
 5.3 并串转换电路与线驱动器的设计与功耗优化第76-85页
  5.3.1 并串转换电路的设计第76-80页
   5.3.1.1 多相时钟结构并串转换电路的原理第76-77页
   5.3.1.2 多相时钟结构并串转换电路的实现第77-80页
  5.3.2 线驱动器的设计第80-82页
  5.3.3 功耗优化第82-85页
 5.4 伪随机码发生器第85页
 5.5 参考源电路设计第85-86页
 5.6 系统仿真第86-87页
 5.7 本章总结第87-88页
第六章 总结第88-90页
 6.1 总结第88页
 6.2 将来的工作第88-90页
参考文献第90-94页
致谢第94-95页
论文独创性声明第95页
论文使用授权声明第95页

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