测速雷达的数字接收机的设计与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-10页 |
| ·概述 | 第7-8页 |
| ·研究的目的和意义 | 第8页 |
| ·课题完成的主要工作 | 第8-10页 |
| 2 测速雷达数字接收机基本原理 | 第10-23页 |
| ·测速雷达的基本原理 | 第10页 |
| ·短时傅里叶变换 | 第10-12页 |
| ·拟合求初速 | 第12-13页 |
| ·数字接收机基本原理 | 第13-22页 |
| ·采样 | 第14-16页 |
| ·多速率信号处理 | 第16-18页 |
| ·数字正交解调 | 第18-22页 |
| ·本章小结 | 第22-23页 |
| 3 系统方案的选择和总体设计 | 第23-29页 |
| ·系统的性能和参数 | 第23页 |
| ·处理器方案选择 | 第23-24页 |
| ·采样方案的选择 | 第24-26页 |
| ·系统时钟的选择 | 第26-27页 |
| ·系统的结构及工作过程 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 4 FPGA功能模块设计 | 第29-42页 |
| ·正交采样下变频 | 第29-33页 |
| ·奇偶抽取模块 | 第29-31页 |
| ·延时模块 | 第31-33页 |
| ·抽取滤波器模块 | 第33-34页 |
| ·时钟发生模块 | 第34页 |
| ·FIFO模块设计 | 第34-37页 |
| ·FFT模块设计 | 第37-41页 |
| ·本章小结 | 第41-42页 |
| 5 SOPC及硬件电路设计 | 第42-61页 |
| ·SOPC简介 | 第42-43页 |
| ·SOPC硬件模块搭建 | 第43-54页 |
| ·Nios Ⅱ处理器 | 第43-44页 |
| ·SDRAM | 第44-46页 |
| ·UART串口扩展电路接口设计 | 第46-48页 |
| ·PIO | 第48-49页 |
| ·DMA | 第49-50页 |
| ·EPCS(flash) | 第50-51页 |
| ·system ID | 第51-52页 |
| ·FIFO控制接口 | 第52-54页 |
| ·SOPC软件设计 | 第54-57页 |
| ·电路板制作 | 第57-60页 |
| ·AD采样 | 第57页 |
| ·复位电路、电源和时钟设计 | 第57-59页 |
| ·电路板 | 第59-60页 |
| ·本章小结 | 第60-61页 |
| 6 调试及结果 | 第61-67页 |
| ·FPGA片上逻辑在线调试 | 第61-63页 |
| ·SOPC在线调试 | 第63-65页 |
| ·结果分析 | 第65-66页 |
| ·配置文件几程序的烧写 | 第66页 |
| ·本章小结 | 第66-67页 |
| 总结 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-70页 |
