支持时间触发通信的高性能FC-AE节点卡FPGA设计
摘要 | 第5-6页 |
abstract | 第6-7页 |
第一章 绪论 | 第14-18页 |
1.1 FC-AE网络的研究背景 | 第14-15页 |
1.2 时间触发FC-AE网络的国内外研究现状 | 第15-16页 |
1.3 时间触发FC-AE网络的研究意义 | 第16页 |
1.4 本文的研究内容与结构 | 第16-18页 |
第二章 FC-AE和时间触发相关协议分析 | 第18-31页 |
2.1 FC协议概述 | 第18页 |
2.2 FC协议分析 | 第18-25页 |
2.2.1 FC协议的层次结构总览 | 第19页 |
2.2.2 FC-0协议层 | 第19-20页 |
2.2.3 FC-1协议层 | 第20-22页 |
2.2.4 FC-2协议层 | 第22-25页 |
2.2.4.1 FC帧格式 | 第22-23页 |
2.2.4.2 FC帧头 | 第23-25页 |
2.3 FC-AE协议介绍 | 第25-26页 |
2.4 时间触发相关协议分析 | 第26-30页 |
2.5 本章小结 | 第30-31页 |
第三章 时间触发FC-AE节点卡FPGA设计方案 | 第31-50页 |
3.1 总体设计 | 第31-33页 |
3.2 FC-0层设计 | 第33页 |
3.3 FC-1层设计 | 第33-36页 |
3.3.1 时钟选择 | 第33-34页 |
3.3.2 字同步模块 | 第34-36页 |
3.3.3 链路建立功能设计 | 第36页 |
3.4 FC-2层设计 | 第36-38页 |
3.4.1 接收方向 | 第36-37页 |
3.4.2 发送方向 | 第37-38页 |
3.5 时间同步单元 | 第38-44页 |
3.6 时间触发功能设计 | 第44-47页 |
3.6.1 时间触发策略的制定 | 第44-45页 |
3.6.2 时间触发策略的执行 | 第45-47页 |
3.7 PCIeDMA模块设计 | 第47-49页 |
3.8 本章小结 | 第49-50页 |
第四章 时间触发FC-AE节点卡FPGA逻辑实现 | 第50-80页 |
4.1 FC-AE层逻辑实现 | 第50-67页 |
4.1.1 FC-0层GTX配置 | 第51-53页 |
4.1.2 字同步模块实现 | 第53-55页 |
4.1.3 链路建立模块实现 | 第55-56页 |
4.1.4 帧解析模块实现 | 第56-58页 |
4.1.5 发送模块实现 | 第58-62页 |
4.1.6 时间同步模块实现 | 第62-67页 |
4.2 时间触发功能逻辑实现 | 第67-73页 |
4.2.1 时间触发发送模块 | 第68-70页 |
4.2.2 时间触发接收模块 | 第70-73页 |
4.3 DMA功能逻辑实现 | 第73-79页 |
4.3.1 读内存模块实现 | 第74-76页 |
4.3.2 写内存模块实现 | 第76-79页 |
4.4 本章小结 | 第79-80页 |
第五章 FPGA工程仿真与测试 | 第80-96页 |
5.1 模块行为级仿真 | 第80-90页 |
5.1.1 FC链路建立模块仿真 | 第81-83页 |
5.1.1.1 字同步模块仿真 | 第81-82页 |
5.1.1.2 链路建立模块仿真 | 第82页 |
5.1.1.3 链路建立过程中发送模块仿真 | 第82-83页 |
5.1.2 发送过程相关模块仿真 | 第83-86页 |
5.1.2.1 读内存模块仿真 | 第84-85页 |
5.1.2.2 tx模块中的帧发送功能仿真 | 第85-86页 |
5.1.3 接收过程相关模块仿真 | 第86-88页 |
5.1.3.1 帧解析模块仿真 | 第87页 |
5.1.3.2 DMA写内存模块仿真 | 第87-88页 |
5.1.4 时间同步模块仿真与测试 | 第88-90页 |
5.2 工程下板测试 | 第90-95页 |
5.2.1 FC帧收发测试 | 第91-93页 |
5.2.2 时间同步精度测试 | 第93-94页 |
5.2.3 时间触发功能测试 | 第94-95页 |
5.3 本章小结 | 第95-96页 |
第六章 总结与展望 | 第96-97页 |
6.1 设计总结 | 第96页 |
6.2 设计展望 | 第96-97页 |
致谢 | 第97-98页 |
参考文献 | 第98-100页 |
攻读硕士学位期间取得的成果 | 第100页 |