| Abstract | 第5页 |
| 第1章 绪论 | 第8-16页 |
| 1.1 课题来源及意义 | 第8-9页 |
| 1.2 路标识别的国内外研究现状 | 第9页 |
| 1.3 课题的设计思路 | 第9-11页 |
| 1.4 FPGA的结构特点 | 第11-12页 |
| 1.5 DE2开发板资源及硬件介绍 | 第12-13页 |
| 1.6 本文的主要工作及架构 | 第13-15页 |
| 1.7 本章小结 | 第15-16页 |
| 第2章 路标识别方案设计及其MATLAB仿真实现 | 第16-34页 |
| 2.1 人工神经网络模式识别方法 | 第16页 |
| 2.2 人工神经网络的基本原理 | 第16-21页 |
| 2.2.1 神经元网络的学习方式 | 第19页 |
| 2.2.2 神经元网络的学习规则 | 第19-21页 |
| 2.3 BP网络的学习规则 | 第21-24页 |
| 2.3.1 误差逆传播校正方法 | 第21-22页 |
| 2.3.2 BP网络的学习步骤 | 第22-24页 |
| 2.4 路标识别中BP网的MATLAB算法实现 | 第24-28页 |
| 2.4.1 隐含层数目的确定 | 第24页 |
| 2.4.2 隐含层内节点数目的确定 | 第24-25页 |
| 2.4.3 MATLAB算法实现 | 第25-28页 |
| 2.5 感知机网络的学习规则 | 第28页 |
| 2.6 路标识别中感知机网络的MATLAB算法实现 | 第28-32页 |
| 2.6.1 感知机算法分析与探讨 | 第28-29页 |
| 2.6.2 感知机算法改进及MATLAB实现 | 第29-32页 |
| 2.7 本章小结 | 第32-34页 |
| 第3章 神经元网络的硬件实现分析 | 第34-54页 |
| 3.1 基于BP网络和感知机网络的硬件可行性分析 | 第34-35页 |
| 3.1.1 算法局限性分析 | 第34页 |
| 3.1.2 硬件资源利用率分析 | 第34-35页 |
| 3.1.3 硬件可行性的分析 | 第35页 |
| 3.2 FPGA中浮点型数据的处理 | 第35-37页 |
| 3.2.1 IEEE的浮点数存储格式 | 第35-36页 |
| 3.2.2 路标识别系统中的数据存储格式 | 第36-37页 |
| 3.3 感知机网络的硬件实现 | 第37-53页 |
| 3.3.1 FPGA开发流程 | 第37-41页 |
| 3.3.2 时序分析 | 第41-44页 |
| 3.3.2.1 建立时间和保持时间 | 第41-43页 |
| 3.3.2.2 同步设计概念与设计方法 | 第43-44页 |
| 3.3.3 ROM和RAM的建模 | 第44-46页 |
| 3.3.3.1 RAM的LMP建模 | 第44-45页 |
| 3.3.3.2 ROM的Verilog HDL建模 | 第45-46页 |
| 3.3.4 设计重点及其实现 | 第46-53页 |
| 3.4 本章小结 | 第53-54页 |
| 第4章 系统下载调试与实现结果分析 | 第54-68页 |
| 4.1 系统调试与下载验证 | 第54-56页 |
| 4.1.1 系统的综合编译 | 第54页 |
| 4.1.2 分配引脚 | 第54-55页 |
| 4.1.3 下载验证 | 第55-56页 |
| 4.2 待识别路标字符的识别结果分析 | 第56-62页 |
| 4.3 对含噪声样本的测试及结果分析 | 第62-66页 |
| 4.4 本章小结 | 第66-68页 |
| 第5章 总结与展望 | 第68-70页 |
| 5.1 工作总结 | 第68页 |
| 5.2 设计工作的不足和前景展望 | 第68-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72页 |