基于并行分层译码算法的LDPC译码器设计
| 摘要 | 第7-8页 |
| Abstract | 第8页 |
| 第一章 引言 | 第9-15页 |
| 1.1. 论文研究背景 | 第9-13页 |
| 1.1.1. 信道编码概述 | 第9-11页 |
| 1.1.2. 信道编码的发展历史概述 | 第11-12页 |
| 1.1.3. LDPC码简介 | 第12-13页 |
| 1.1.4. LDPC码的发展历史概述 | 第13页 |
| 1.2. 论文的选题和动机 | 第13-14页 |
| 1.3. 论文的组织结构 | 第14-15页 |
| 第二章 LDPC码概述 | 第15-32页 |
| 2.1 LDPC码的基本概念 | 第15-21页 |
| 2.1.1 信道编码基本理论 | 第15-16页 |
| 2.1.2 LDPC码基本理论 | 第16页 |
| 2.1.3 特纳图 | 第16-19页 |
| 2.1.4 随机码与准循环码 | 第19-21页 |
| 2.1.5 802.16e中的LDPC码 | 第21页 |
| 2.2 对几种译码算法的概述与研究 | 第21-29页 |
| 2.2.1 硬判决迭代算法 | 第22-24页 |
| 2.2.2 基于概率的LDPC迭代译码算法 | 第24-25页 |
| 2.2.3 基于对数的LDPC迭代译码算法 | 第25-27页 |
| 2.2.4 最小和算法 | 第27-29页 |
| 2.3 分层译码算法 | 第29-30页 |
| 2.4 得到最小值和次小值的方法 | 第30页 |
| 2.5 对于分层译码算法的分析 | 第30-32页 |
| 第三章 并行分层译码算法 | 第32-38页 |
| 3.1. LDPC的并行分层译码算法 | 第32-34页 |
| 3.2. 对已有的硬件设计方法的分析 | 第34-38页 |
| 第四章 新的并行分层译码算法译码器硬件设计结构 | 第38-49页 |
| 4.1 新的并行分层译码算法的译码器硬件设计结构 | 第38-43页 |
| 4.2 打孔技术以及相关误码性能仿真 | 第43-46页 |
| 4.3 硬件实现结果 | 第46-49页 |
| 第五章 对并行分层译码算法的进一步分析 | 第49-59页 |
| 5.1. 对并行分层译码算法的进一步分析 | 第49页 |
| 5.2. 对本文所提出的硬件设计方法的进一步分析 | 第49-52页 |
| 5.3. 对变量节点更新的讨论 | 第52-57页 |
| 5.4. 对于并行分层译码的总结 | 第57-59页 |
| 第六章 总结与展望 | 第59-60页 |
| 6.1 总结 | 第59页 |
| 6.2 展望 | 第59-60页 |
| 攻读硕士学位期间的研究成果 | 第60-61页 |
| 引用文献 | 第61-63页 |
| 致谢 | 第63-64页 |
