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X处理器的浮点部件设计与实现

摘要第10-11页
ABSTRACT第11页
第一章 绪论第12-17页
    1.1 浮点部件FPU的相关研究与发展第12-15页
        1.1.1 浮点加法的研究背景与现状第12-13页
        1.1.2 乘法的研究背景与现状第13页
        1.1.3 除法的研究背景与现状第13-15页
    1.2 课题研究的主要内容第15页
    1.3 论文的结构第15页
    1.4 本文的研究成果第15-17页
第二章 X处理器与浮点部件第17-23页
    2.1 X处理器第17-18页
    2.2 浮点部件与X处理器的信号交互第18-19页
    2.3 X处理器的浮点指令及其执行方式第19-20页
    2.4 浮点部件的系统结构设计第20-22页
    2.5 本章小结第22-23页
第三章 双精度浮点加、减、乘、除法指令设计第23-65页
    3.1 双精度浮点加、减指令的设计与实现第23-39页
        3.1.1 浮点加法的基本算法第23页
        3.1.2 Two-path算法第23-25页
        3.1.3 设计方案的选择和流水线划分第25-26页
        3.1.4 双精度浮点加、减指令的统一第26-27页
        3.1.5 双精度浮点加法器的流水数据通路第27-30页
        3.1.6 双精度浮点加法器的关键部件设计第30-39页
    3.2 双精度浮点乘法指令的设计与实现第39-54页
        3.2.1 浮点乘法的基本算法第39-40页
        3.2.2 双精度浮点乘法器的结构优化及流水线划分第40-42页
        3.2.3 指数的移码处理第42-43页
        3.2.4 进位保存加法器Csa第43-46页
        3.2.5 部分积的符号和求补加1的处理第46-50页
        3.2.6 加减乘的舍入处理第50-54页
    3.3 双精度浮点除法指令的设计与实现第54-64页
        3.3.1 基于4的SRT除法原理第54-55页
        3.3.2 基于16的SRT除法器结构设计和循环迭代的数据通路第55-59页
        3.3.3 商位选择逻辑第59-60页
        3.3.4 余数的生成第60-61页
        3.3.5 商生成及其处理第61-62页
        3.3.6 基于16的SRT除法器的总体结构设计第62-64页
    3.4 本章小结第64-65页
第四章 杂类指令设计第65-76页
    4.1 32位整数化单/双精度浮点数指令的实现第65-67页
    4.2 单/双精度浮点数化32位整数指令的实现第67-68页
    4.3 单/双精度浮点数互化指令的实现第68-70页
    4.4 传送类指令的实现第70-71页
    4.5 单/双精度浮点数比较指令的实现第71-72页
    4.6 加减乘除及杂类指令的异常判断和特殊值处理第72-75页
        4.6.1 X处理器的浮点异常第72-73页
        4.6.2 X处理器的特殊值判断第73-75页
    4.7 本章小结第75-76页
第五章 模拟验证与综合第76-93页
    5.1 浮点部件模拟验证的方法第76-77页
    5.2 IEEE-754标准测试激励的产生方法第77-79页
    5.3 浮点部件模拟验证前的准备第79页
    5.4 FPU的模块级验证第79-84页
        5.4.1 11位指数加法器、53位混合加法器、加1逻辑的验证第80-81页
        5.4.2 尾数乘法器的验证第81-82页
        5.4.3 移位逻辑的验证第82页
        5.4.4 除法商预测表的验证第82页
        5.4.5 异常判断和特殊值处理逻辑的验证第82-84页
    5.5 流水线级验证第84-86页
    5.6 指令级验证第86-87页
    5.7 浮点部件的综合优化策略第87-91页
    5.7 浮点部件的综合结果第91-92页
    5.8 本章小结第92-93页
第六章 结束语第93-95页
    6.1 全文工作总结第93页
    6.2 未来工作展望第93-95页
致谢第95-96页
参考文献第96-99页
攻读硕士期间发表的论文第99-100页
附录 X处理器浮点指令及格式描述第100-103页

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