基于FPGA的串行RapidIO接口的设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第11-14页 |
| 1.1 研究背景及意义 | 第11页 |
| 1.2 国内外发展现状 | 第11-12页 |
| 1.3 论文内容及章节安排 | 第12-13页 |
| 1.4 相关约定 | 第13-14页 |
| 第二章 RapidIO互连协议介绍 | 第14-30页 |
| 2.1 RapidIO互连协议体系 | 第14页 |
| 2.2 RapidIO的操作流程 | 第14-17页 |
| 2.3 RapidIO的数据单元 | 第17-28页 |
| 2.3.1 8b/10b编解码 | 第17-20页 |
| 2.3.2 数据包 | 第20-25页 |
| 2.3.3 控制符号 | 第25-28页 |
| 2.3.4 空闲序列 | 第28页 |
| 2.4 RapidIO的流量控制 | 第28-29页 |
| 2.4.1 接收方控制的流量控制 | 第28-29页 |
| 2.4.2 发送方控制的流量控制 | 第29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 串行RapidIO接口的总体方案 | 第30-35页 |
| 3.1 功能需求分析 | 第30页 |
| 3.2 开发板介绍 | 第30-31页 |
| 3.3 整体设计方案 | 第31-34页 |
| 3.3.1 整体实现框图 | 第31-33页 |
| 3.3.2 时域分析和时钟分配 | 第33-34页 |
| 3.3.3 跨时钟域处理 | 第34页 |
| 3.4 本章小结 | 第34-35页 |
| 第四章 串行RapidIO接口的设计和实现 | 第35-61页 |
| 4.1 组包逻辑和解包逻辑 | 第35-39页 |
| 4.2 逻辑层调度逻辑 | 第39-41页 |
| 4.3 初始化状态机 | 第41-42页 |
| 4.4 发送通道 | 第42-52页 |
| 4.4.1 发送缓冲区 | 第42-44页 |
| 4.4.2 空闲序列生成模块 | 第44-45页 |
| 4.4.3 控制符号生成模块 | 第45-46页 |
| 4.4.4 数据包组装模块 | 第46-50页 |
| 4.4.5 发送状态机 | 第50-52页 |
| 4.5 接收通道 | 第52-57页 |
| 4.5.1 通道同步状态机 | 第52-53页 |
| 4.5.2 数据流分离模块 | 第53页 |
| 4.5.3 控制符号解析模块 | 第53-54页 |
| 4.5.4 数据包接收模块 | 第54-55页 |
| 4.5.5 接收缓冲区 | 第55-57页 |
| 4.6 重传恢复状态机 | 第57-58页 |
| 4.7 RocketIO模块 | 第58-60页 |
| 4.8 本章小结 | 第60-61页 |
| 第五章 仿真与测试 | 第61-78页 |
| 5.1 仿真与测试平台 | 第61页 |
| 5.2 模块级仿真 | 第61-73页 |
| 5.2.1 组包逻辑和解包逻辑仿真 | 第62-63页 |
| 5.2.2 逻辑层调度逻辑仿真 | 第63-64页 |
| 5.2.3 初始化状态机仿真 | 第64-65页 |
| 5.2.4 空闲序列生成模块仿真 | 第65页 |
| 5.2.5 通道同步状态机仿真 | 第65-66页 |
| 5.2.6 CRC-16的生成与校验仿真 | 第66-68页 |
| 5.2.7 发送状态机仿真 | 第68-69页 |
| 5.2.8 数据流分离模块仿真 | 第69-70页 |
| 5.2.9 发送缓冲区和接收缓冲区仿真 | 第70-71页 |
| 5.2.10 重传恢复状态机仿真 | 第71-73页 |
| 5.3 整体电路仿真 | 第73-75页 |
| 5.4 FPGA板级测试 | 第75-77页 |
| 5.5 本章小结 | 第77-78页 |
| 第六章 全文总结与展望 | 第78-80页 |
| 6.1 全文总结 | 第78页 |
| 6.2 不足和展望 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-83页 |
| 攻读硕士学位期间取得的成果 | 第83-84页 |
