数字信道化接收机的控制子系统设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题研究的背景和意义 | 第8页 |
| 1.2 课题的国内外研究现状 | 第8-10页 |
| 1.2.1 数字信道化接收机的研究现状 | 第8-9页 |
| 1.2.2 FPGA的研究现状 | 第9-10页 |
| 1.3 论文主要工作 | 第10-12页 |
| 第2章 数字信道化接收机相关理论 | 第12-19页 |
| 2.1 信号采样理论 | 第12-14页 |
| 2.1.1 Nyquist采样定理 | 第12-13页 |
| 2.1.2 带通采样定理 | 第13-14页 |
| 2.2 多采样率变换的基本理论 | 第14-15页 |
| 2.2.1 整数倍抽取 | 第14页 |
| 2.2.2 整数倍内插 | 第14页 |
| 2.2.3 多相滤波结构 | 第14-15页 |
| 2.3 数字信道化接收机结构 | 第15-18页 |
| 2.3.1 数字信道化接收机基本结构 | 第15-16页 |
| 2.3.2 基于WOLA的信道化接收机 | 第16-18页 |
| 2.4 本章小结 | 第18-19页 |
| 第3章 数字信道化接收机方案设计 | 第19-24页 |
| 3.1 系统参数与功能 | 第19页 |
| 3.2 系统方案设计 | 第19-22页 |
| 3.3 FPGA方案设计 | 第22-24页 |
| 第4章 控制子系统硬件电路设计 | 第24-49页 |
| 4.1 电源系统设计 | 第24-32页 |
| 4.1.1 芯片电源分析 | 第24-25页 |
| 4.1.2 电源结构设计 | 第25-26页 |
| 4.1.3 电源系统电路设计 | 第26-30页 |
| 4.1.4 电源的滤波 | 第30-32页 |
| 4.2 时钟系统的设计 | 第32-35页 |
| 4.3 CPU模块设计 | 第35-40页 |
| 4.3.1 P1010设计 | 第35-36页 |
| 4.3.2 CPLD设计 | 第36-37页 |
| 4.3.3 FLASH设计 | 第37-39页 |
| 4.3.4 DDR设计 | 第39-40页 |
| 4.4 FPGA模块设计 | 第40-44页 |
| 4.4.1 FPGA芯片选择 | 第40-42页 |
| 4.4.2 FPGA设计 | 第42-44页 |
| 4.5 通信接口设计 | 第44-47页 |
| 4.5.1 串口通信 | 第44-45页 |
| 4.5.2 千兆以太网接口 | 第45-46页 |
| 4.5.3 SERDES高速串行接口 | 第46-47页 |
| 4.6 复位电路设计 | 第47-48页 |
| 4.7 本章小结 | 第48-49页 |
| 第5章 控制子系统PCB设计 | 第49-56页 |
| 5.1 PCB叠层设计及阻抗控制 | 第49-52页 |
| 5.2 PCB布局设计 | 第52-53页 |
| 5.3 PCB布线设计 | 第53-55页 |
| 5.4 本章小结 | 第55-56页 |
| 第6章 系统调试 | 第56-68页 |
| 6.1 硬件基本功能调试 | 第56-58页 |
| 6.2 板间通信调试 | 第58-65页 |
| 6.2.1 SERDES接口调试 | 第59-62页 |
| 6.2.2 千兆以太网口调试 | 第62-65页 |
| 6.3 系统性能测试 | 第65-68页 |
| 第7章 总结和展望 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 附录 | 第73页 |
