| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-13页 |
| ·DSP 的发展状况 | 第9-10页 |
| ·IP 的产生和复用 | 第10页 |
| ·课题来源以及研究目的和意义 | 第10-13页 |
| ·课题来源 | 第10-11页 |
| ·研究目的和意义 | 第11页 |
| ·课题中的具体工作 | 第11-12页 |
| ·论文结构安排 | 第12-13页 |
| 第二章 增量编译 | 第13-21页 |
| ·增量编译的原理 | 第13-14页 |
| ·设计分区 | 第13页 |
| ·逻辑锁定区域 | 第13-14页 |
| ·设计物理平面图 | 第14页 |
| ·设计分区与物理区域的区别 | 第14页 |
| ·增量编译的分类 | 第14-15页 |
| ·增量编译的流程 | 第15-16页 |
| ·适用于增量编译的设计环境 | 第16-17页 |
| ·增量编译的设计方法 | 第17-18页 |
| ·自上而下 | 第17-18页 |
| ·自下而上 | 第18页 |
| ·增量编译的限制和局限性 | 第18-21页 |
| 第三章 XXX DSP 内核的 FPGA 设计的实现 | 第21-35页 |
| ·XXX DSP 内核简介 | 第21-26页 |
| ·主要功能特点 | 第21页 |
| ·结构分析 | 第21-25页 |
| ·指令系统 | 第25-26页 |
| ·ASIC 设计到 FPGA 设计的代码转换 | 第26-33页 |
| ·存储单元替换 | 第26-29页 |
| ·时钟单元替换 | 第29-31页 |
| ·时序问题 | 第31-32页 |
| ·I/O 问题 | 第32-33页 |
| ·验证及结果 | 第33-35页 |
| 第四章 基于增量编译的 XXX DSP 内核 IP 的导出和使用 | 第35-53页 |
| ·XXX DSP 内核 IP 的导出 | 第35-39页 |
| ·导出流程 | 第35-38页 |
| ·IP 核功能验证 | 第38-39页 |
| ·XXX DSP 内核 IP 的使用 | 第39-53页 |
| ·LMB 总线 | 第40-41页 |
| ·顶层模块的设计 | 第41-42页 |
| ·指令存储体的设计 | 第42-49页 |
| ·IP 使用流程 | 第49-51页 |
| ·IP 使用后的功能验证 | 第51-53页 |
| 第五章 XXX DSP 内核 IP 的 FPGA 验证 | 第53-59页 |
| ·硬件验证平台的介绍 | 第53-54页 |
| ·SignalTap II 逻辑分析仪 | 第54-55页 |
| ·FPGA 验证实现及结果 | 第55-59页 |
| ·FPGA 验证流程 | 第55-56页 |
| ·DSP 处理器的功能测试方法 | 第56-57页 |
| ·验证结果及分析 | 第57-59页 |
| 第六章 总结 | 第59-61页 |
| 致谢 | 第61-63页 |
| 参考文献 | 第63-65页 |
| 作者在读期间研究成果 | 第65-66页 |
