LDPC码的设计与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-16页 |
| ·数字通信与纠错编码 | 第7-9页 |
| ·香农信道编码定理: | 第9-11页 |
| ·最大似然译码 | 第9-10页 |
| ·信道编码定理 | 第10-11页 |
| ·信道编码发展 | 第11-13页 |
| ·LDPC码的研究现状 | 第13-14页 |
| ·本文主要研究工作和内容安排 | 第14-16页 |
| 2 LDPC码的简介 | 第16-21页 |
| ·LDPC码的因子图 | 第16-18页 |
| ·LDPC码的因子图表示 | 第16-17页 |
| ·因子图中短环对码性能的影响 | 第17-18页 |
| ·正则与非正则LDPC码 | 第18-19页 |
| ·二元域与多元域LDPC码 | 第19-20页 |
| ·本章小结 | 第20-21页 |
| 3 LDPC码的构造 | 第21-27页 |
| ·GALLAGER LDPC码 | 第21-22页 |
| ·确定性结构的LDPC码 | 第22-23页 |
| ·Q矩阵构造的LDPC码 | 第23-26页 |
| ·Q矩阵的定义 | 第23-24页 |
| ·Q矩阵的快速搜索算法 | 第24-25页 |
| ·基于Q矩阵的LDPC码结构 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 4 编码算法与硬件实现 | 第27-32页 |
| ·传统编码算法 | 第27-28页 |
| ·基于Q矩阵的准规则LDPC码算法 | 第28-29页 |
| ·算法描述 | 第28页 |
| ·算法的复杂度分析 | 第28-29页 |
| ·FPGA实现 | 第29-31页 |
| ·本章小结 | 第31-32页 |
| 5 译码算法 | 第32-43页 |
| ·MP算法概述 | 第32-33页 |
| ·硬判决译码算法 | 第33-35页 |
| ·二进制删除信道下的译码算法 | 第33-34页 |
| ·二进制对称信道下的译码算法 | 第34-35页 |
| ·LOG BP译码算法 | 第35-38页 |
| ·LDPC码性能分析 | 第38-42页 |
| ·信噪比对码性能的影响 | 第38-39页 |
| ·迭代次数对码性能的影响 | 第39-40页 |
| ·码长对码性能的影响 | 第40-41页 |
| ·码率对码性能的影响 | 第41-42页 |
| ·本章小结 | 第42-43页 |
| 6 LDPC码的译码器实现 | 第43-59页 |
| ·量化 | 第43-44页 |
| ·全并行译码器总体结构 | 第44-46页 |
| ·译码器各功能模块的结构设计 | 第46-57页 |
| ·变量节点更新模块(VNU Group) | 第46-48页 |
| ·校验节点更新模块(CNU Group) | 第48-50页 |
| ·码字校验模块(Parity_Check) | 第50-51页 |
| ·数据交织模块(interlace) | 第51-52页 |
| ·数据输入输出模块 | 第52-54页 |
| ·控制信号模块 | 第54-57页 |
| ·译码器芯片外部接口及总体性能仿真 | 第57-58页 |
| ·长码长情况下的译码器设计 | 第58页 |
| ·本章小结 | 第58-59页 |
| 7 总结及下一步工作 | 第59-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-62页 |
