RS编译码器的设计与FPGA实现
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-14页 |
| ·课题的意义及应用背景 | 第12页 |
| ·设计目标和论文组织 | 第12-14页 |
| 第二章 纠错码基本理论 | 第14-21页 |
| ·有限域(GALOIAS 域)基本概念及重要结论 | 第14页 |
| ·有限域上的多项式 | 第14-16页 |
| ·GF(q~m)有限域的基 | 第16-17页 |
| ·循环码 | 第17-19页 |
| ·BCH 码 | 第19页 |
| ·RS 码 | 第19-21页 |
| 第三章 RS 编译码算法 | 第21-41页 |
| ·有限域乘法和求逆算法 | 第21-28页 |
| ·比特串行乘法器 | 第21-23页 |
| ·数位(Digit)串行乘法器 | 第23-25页 |
| ·Massey-Omura 比特并行乘法器 | 第25-26页 |
| ·求逆算法 | 第26-28页 |
| ·RS 编码算法 | 第28-32页 |
| ·RS 码的典型编码方法 | 第28-30页 |
| ·脉动(Systolic)RS 编码算法 | 第30-32页 |
| ·RS 译码算法 | 第32-41页 |
| ·引言 | 第32-33页 |
| ·译码 | 第33-34页 |
| ·关键方程求解算法 | 第34-41页 |
| 第四章 RS 编译码器硬件设计与实现 | 第41-60页 |
| ·编译码器硬件平台选择与接口设计 | 第41-48页 |
| ·硬件平台选择 | 第41-42页 |
| ·RS 编码器接口 | 第42-44页 |
| ·RS 译码器接口 | 第44-48页 |
| ·编码器设计方案 | 第48-49页 |
| ·RS 编码器参数 | 第48-49页 |
| ·RS 编码器电路结构 | 第49页 |
| ·译码器设计方案 | 第49-57页 |
| ·RS 译码器参数 | 第49-50页 |
| ·RS 译码器电路结构 | 第50-57页 |
| ·编译码器的逻辑仿真和性能测试 | 第57-60页 |
| ·编码器的逻辑仿真 | 第57页 |
| ·译码器的逻辑仿真 | 第57-59页 |
| ·编译码器的性能仿真测试方案 | 第59-60页 |
| 第五章 结束语 | 第60-61页 |
| 致谢 | 第61-62页 |
| 参考文献 | 第62-63页 |
| 作者在学期间取得的学术成果 | 第63页 |
