数据并行协处理器体系结构的研究与实现
目录 | 第1-7页 |
图目录 | 第7-9页 |
表目录 | 第9-10页 |
摘要 | 第10-11页 |
ABSTRACT | 第11-13页 |
第一章 绪论 | 第13-25页 |
1.1 课题研究背景 | 第13-15页 |
1.1.1 数据并行计算的概述 | 第13-14页 |
1.1.2 星载遥感图像处理的应用需求 | 第14-15页 |
1.2 课题研究现状 | 第15-22页 |
1.2.1 国内外星载处理器的发展概况 | 第15-17页 |
1.2.2 高性能体系结构的探讨 | 第17-22页 |
1.3 课题研究内容 | 第22-23页 |
1.4 论文的结构 | 第23-25页 |
第二章 数据并行协处理器的体系结构 | 第25-52页 |
2.1 数据并行协处理器概述 | 第25-27页 |
2.2 DPC体系结构框图 | 第27-28页 |
2.3 指令集格式 | 第28-30页 |
2.4 Cluster的内部结构 | 第30-34页 |
2.4.1 Cluster的框架结构 | 第30-32页 |
2.4.2 Socket和互连总线 | 第32-33页 |
2.4.3 流水线机制 | 第33-34页 |
2.5 Cluster的功能单元 | 第34-43页 |
2.5.1 IFU功能单元 | 第35-38页 |
2.5.2 FFU功能单元 | 第38-41页 |
2.5.3 LSU功能单元 | 第41-42页 |
2.5.4 局部寄存器文件 LRF | 第42-43页 |
2.6 片内存储子系统 | 第43-49页 |
2.6.1 指令 Cache | 第43-45页 |
2.6.2 数据cache | 第45-49页 |
2.7 外部接口 | 第49-51页 |
2.7.1 主处理器接口 | 第49-50页 |
2.7.2 外部存储器接口 | 第50-51页 |
2.8 小结 | 第51-52页 |
第三章 协处理器自动化生成工具 | 第52-66页 |
3.1 自动化设计流程 | 第52-54页 |
3.2 协处理器的层次结构 | 第54-55页 |
3.3 协处理器配置文件 | 第55-58页 |
3.3.1 机器描述文件 | 第55-57页 |
3.3.2 Map文件 | 第57-58页 |
3.4 Map Generator的设计 | 第58-59页 |
3.5 Clustergen的设计 | 第59-65页 |
3.5.1 Clustergen的工作流程 | 第59-61页 |
3.5.2 功能部件的接口设计 | 第61-62页 |
3.5.3 功能部件和寄存器文件的相关控制 | 第62-63页 |
3.5.4 取指单元的设计 | 第63-65页 |
3.6 小结 | 第65-66页 |
第四掌指令压缩技术的研究与实现 | 第66-77页 |
4.1 指令压缩的意义及相关工作 | 第66页 |
4.2 PCPP压缩算法 | 第66-72页 |
4.2.1 算法的基本原理 | 第66-68页 |
4.2.2 PCPP中的字典大小 | 第68页 |
4.2.3 硬件设计模型 | 第68-70页 |
4.2.4 实验结果分析 | 第70-72页 |
4.3 优化后的压缩算法 | 第72-76页 |
4.3.1 基于模板的 PCPP压缩 | 第73-74页 |
4.3.2 硬件设计模型 | 第74-75页 |
4.3.3 实验结果分析 | 第75-76页 |
4.4 小结 | 第76-77页 |
第五章 协处理器的测试与性能评价 | 第77-85页 |
5.1 协处理器的模拟与测试 | 第77-80页 |
5.1.1 译码部件测试 | 第77-79页 |
5.1.2 数据通路与功能部件测试 | 第79页 |
5.1.3 存储子系统的测试 | 第79-80页 |
5.2 协处理器的性能评价 | 第80-84页 |
5.2.1 单个Cluster的配置 | 第80-82页 |
5.2.2 单个Cluster的性能评价 | 第82-84页 |
5.2.3 协处理器的性能预测 | 第84页 |
5.3 本章小结 | 第84-85页 |
第六章 总结与展望 | 第85-88页 |
6.1 总结 | 第85-86页 |
6.2 进一步的工作 | 第86-88页 |
6.2.1 FPGA的仿真 | 第86页 |
6.2.2 容错技术的研究 | 第86-88页 |
致谢 | 第88-89页 |
参考文献 | 第89-93页 |
附录A:攻读硕士期间发表的论文 | 第93页 |