一种基于FPGA的混沌神经网络安全处理器模型的研究与设计
| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 研究背景及意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-11页 |
| 1.3 本文的主要工作 | 第11-12页 |
| 1.4 章节结构及内容安排 | 第12-14页 |
| 第二章 混沌神经网络安全处理器模型的理论基础 | 第14-30页 |
| 2.1 混沌神经网络 | 第14-21页 |
| 2.1.1 混沌学基础概述 | 第14-17页 |
| 2.1.2 神经网络基础概述 | 第17-20页 |
| 2.1.3 混沌神经网络与密码学的关系 | 第20-21页 |
| 2.2 AES加解密算法 | 第21-29页 |
| 2.2.1 算法概述 | 第21-23页 |
| 2.2.2 基本变换 | 第23-27页 |
| 2.2.3 密钥扩展 | 第27-29页 |
| 2.3 小结 | 第29-30页 |
| 第三章 基于FPGA的AES加解密系统的设计 | 第30-44页 |
| 3.1 AES加解密系统整体设计 | 第30-32页 |
| 3.2 AES加解密系统核心模块的设计 | 第32-42页 |
| 3.2.1 加解密模块 | 第32-37页 |
| 3.2.2 密钥扩展模块 | 第37-39页 |
| 3.2.3 控制调度模块 | 第39-42页 |
| 3.3 小结 | 第42-44页 |
| 第四章 混沌神经网络安全处理器模型的设计 | 第44-54页 |
| 4.1 基于混沌神经网络的S盒改进 | 第44-49页 |
| 4.1.1 混沌神经网络结构设计 | 第44-46页 |
| 4.1.2 基于混沌神经网络的S盒的设计 | 第46-49页 |
| 4.2 混沌神经网络安全处理器模型 | 第49-53页 |
| 4.2.1 安全处理器模型的整体设计 | 第49-51页 |
| 4.2.2 系统的设计与集成 | 第51-53页 |
| 4.3 小结 | 第53-54页 |
| 第五章 仿真测试及性能分析 | 第54-68页 |
| 5.1 AES加解密子模块仿真 | 第54-57页 |
| 5.2 基于混沌神经网络的S盒仿真 | 第57-58页 |
| 5.3 安全处理器模型的系统仿真 | 第58-59页 |
| 5.4 系统演示 | 第59-62页 |
| 5.4.1 FPGA开发板演示 | 第59-60页 |
| 5.4.2 PC端演示 | 第60-62页 |
| 5.5 性能分析 | 第62-66页 |
| 5.5.1 基于混沌神经网络改进S盒的性能分析 | 第62-65页 |
| 5.5.2 整体综合性能分析 | 第65-66页 |
| 5.6 小结 | 第66-68页 |
| 第六章 总结与展望 | 第68-70页 |
| 6.1 总结 | 第68页 |
| 6.2 展望 | 第68-70页 |
| 参考文献 | 第70-76页 |
| 附录 | 第76-78页 |
| 致谢 | 第78页 |
