| 摘要 | 第1-3页 |
| ABSTRACT | 第3-8页 |
| 1 绪论 | 第8-14页 |
| ·引言 | 第8页 |
| ·智能化变电站 | 第8-10页 |
| ·智能化变电站概述 | 第8-9页 |
| ·智能化变电站系统结构 | 第9-10页 |
| ·智能化变电站主要技术特征 | 第10页 |
| ·电子式互感器 | 第10-11页 |
| ·合并单元研究的意义 | 第11页 |
| ·合并单元研究的背景和现状 | 第11-12页 |
| ·论文的主要内容 | 第12-14页 |
| 2 合并单元的工作原理 | 第14-25页 |
| ·合并单元的定义 | 第14-19页 |
| ·合并单元的功能及结构 | 第19-21页 |
| ·数据接收模块 | 第20页 |
| ·数据处理模块 | 第20页 |
| ·数据输出模块 | 第20-21页 |
| ·合并单元设计方案的分析 | 第21-22页 |
| ·合并单元同步方案的分析 | 第22-24页 |
| ·多台合并单元同步功能的设计 | 第22-23页 |
| ·单台合并单元同步功能的设计 | 第23-24页 |
| ·小结 | 第24-25页 |
| 3 合并单元整体方案的设计 | 第25-31页 |
| ·合并单元硬件总体方案的设计 | 第25-26页 |
| ·合并单元操作系统的选择 | 第26-29页 |
| ·操作系统的选择 | 第26-27页 |
| ·板级支持包（BSP）的设计 | 第27-29页 |
| ·合并单元软件总体设计 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 4 合并单元硬件设计 | 第31-47页 |
| ·合并单元插件的划分 | 第31-33页 |
| ·背板 | 第31-32页 |
| ·电源插件 | 第32页 |
| ·数据接收及处理插件 | 第32页 |
| ·同步数据输出插件 | 第32页 |
| ·开入开出插件 | 第32-33页 |
| ·芯片的选型 | 第33-36页 |
| ·主处理器CPU 的选型 | 第33-34页 |
| ·FPGA 的选型 | 第34-35页 |
| ·光纤接收器的选型 | 第35-36页 |
| ·以太网交换芯片的选型 | 第36页 |
| ·合并单元数据接收及处理插件电路设计 | 第36-44页 |
| ·MPC8313E 与SDRAM 接口电路设计 | 第36-38页 |
| ·MPC8313E 与FLASH 接口电路设计 | 第38-39页 |
| ·MPC8313E 处理器与FPGA 接口电路的设计 | 第39-40页 |
| ·GPS 对时模块的电路设计 | 第40页 |
| ·实时时钟模块电路的设计 | 第40-41页 |
| ·JTAG 接口相关电路的设计 | 第41-42页 |
| ·电源模块电路的设计 | 第42-43页 |
| ·MPC8313E 主处理器串口电路的设计 | 第43-44页 |
| ·电压监控及复位模块电路的设计 | 第44页 |
| ·合并单元数据输出电路设计 | 第44-46页 |
| ·本章小结 | 第46-47页 |
| 5 合并单元软件设计 | 第47-60页 |
| ·引言 | 第47页 |
| ·数据还原模块的设计 | 第47-53页 |
| ·曼彻斯特编码与帧格式 | 第47-49页 |
| ·曼彻斯特解码的设计 | 第49-51页 |
| ·CRC 校验模块的设计 | 第51-52页 |
| ·FIFO 模块的设计 | 第52-53页 |
| ·同步功能模块的设计 | 第53-56页 |
| ·同步信号1 的识别 | 第54-55页 |
| ·同步信号2 的产生 | 第55-56页 |
| ·异常处理 | 第56页 |
| ·合并单元信息模型的构建 | 第56-58页 |
| ·合并单元映射的实现 | 第58-59页 |
| ·本章小结 | 第59-60页 |
| 6 合并单元的测试内容与方法 | 第60-65页 |
| ·准确度的测试 | 第60页 |
| ·对时和守时误差测试 | 第60-61页 |
| ·网络传输内容的测试 | 第61-62页 |
| ·网络传输延时的测试 | 第62-64页 |
| ·小结 | 第64-65页 |
| 结论 | 第65-66页 |
| 展望 | 第66-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 附录 | 第71-75页 |