数字雷达接收系统的SoC原型实现与验证
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-9页 |
| 1.1 雷达发展概述 | 第7页 |
| 1.2 论文工作主要贡献 | 第7-8页 |
| 1.3 论文内容安排 | 第8-9页 |
| 第二章 基本原理介绍 | 第9-17页 |
| 2.1 数字雷达接收机概述 | 第9-11页 |
| 2.1.1 数字雷达接收机的结构 | 第9-10页 |
| 2.1.2 数字下变频 | 第10-11页 |
| 2.2 雷达接收通道的数字信号处理技术 | 第11-14页 |
| 2.2.1 概述 | 第11-12页 |
| 2.2.2 脉冲压缩 | 第12-13页 |
| 2.2.3 运动目标检测 | 第13-14页 |
| 2.2.4 恒虚警检测 | 第14页 |
| 2.3 本论文主要设计目标 | 第14-15页 |
| 2.4 小结 | 第15-17页 |
| 第三章 单片化雷达数字接收通道芯片设计 | 第17-56页 |
| 3.1 概述 | 第17页 |
| 3.2 流水型信号处理 IP 核设计 | 第17-33页 |
| 3.2.1 概述 | 第17页 |
| 3.2.2 框架设计 | 第17-19页 |
| 3.2.3 各模块详细设计 | 第19-33页 |
| 3.3 时分复用优化 | 第33-54页 |
| 3.3.1 可行性讨论 | 第33-35页 |
| 3.3.2 截位算法讨论 | 第35-36页 |
| 3.3.3 性能优化 | 第36-45页 |
| 3.3.4 面积优化 | 第45-54页 |
| 3.4 小结 | 第54-56页 |
| 第四章 数字雷达接收模块的验证平台设计 | 第56-80页 |
| 4.1 概述 | 第56-57页 |
| 4.2 采集板设计 | 第57-68页 |
| 4.2.1 FPGA 电路 | 第57-59页 |
| 4.2.2 DAC 电路 | 第59-61页 |
| 4.2.3 ADC 电路 | 第61-63页 |
| 4.2.4 Stm32 电路 | 第63页 |
| 4.2.5 SRAM 电路 | 第63-64页 |
| 4.2.6 采集板 PCB 设计 | 第64-68页 |
| 4.3 调制解调板设计 | 第68-75页 |
| 4.3.1 IQ 解调器 | 第69-70页 |
| 4.3.2 IQ 调制器 | 第70-72页 |
| 4.3.3 单片机 | 第72页 |
| 4.3.4 调制解调板的 PCB 设计 | 第72-75页 |
| 4.4 其他部分电路设计 | 第75-78页 |
| 4.4.1 电源板 | 第75-76页 |
| 4.4.2 时钟板 | 第76-77页 |
| 4.4.3 低噪放板 | 第77-78页 |
| 4.5 小结 | 第78-80页 |
| 第五章 验证与分析 | 第80-92页 |
| 5.1 IP 核设计数据 | 第80-87页 |
| 5.1.1 流水方式时序仿真 | 第80-81页 |
| 5.1.3 性能优化中数据通路综合数据 | 第81-85页 |
| 5.1.4 面积优化中数据通路综合数据 | 第85-87页 |
| 5.2 验证平台数据 | 第87-90页 |
| 5.2.1 调制解调板 | 第87-88页 |
| 5.2.2 基带板数据 | 第88-90页 |
| 5.2.3 低噪放板波形 | 第90页 |
| 5.3 小结 | 第90-92页 |
| 第六章 总结与展望 | 第92-94页 |
| 6.1 总结 | 第92页 |
| 6.2 改进 | 第92-94页 |
| 致谢 | 第94-95页 |
| 参考文献 | 第95-97页 |
| 研究成果 | 第97-98页 |
