基于FPGA的矩阵乘法实现方案在全连接深度神经网络前向传播中的性能评估
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景和意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 论文主要工作 | 第13-14页 |
| 1.4 论文总体结构 | 第14-15页 |
| 第二章 相关技术 | 第15-23页 |
| 2.1 矩阵乘法 | 第15-16页 |
| 2.1.1 矩阵乘法计算公式 | 第15页 |
| 2.1.2 矩阵乘法在FPGA的可行性 | 第15-16页 |
| 2.2 全连接深度神经网络前向传播 | 第16-19页 |
| 2.2.1 人工神经网络概述 | 第16-17页 |
| 2.2.2 全连接深度神经网络 | 第17-18页 |
| 2.2.3 全连接深度神经网络的前向传播 | 第18-19页 |
| 2.2.4 前向传播过程矩阵化方法 | 第19页 |
| 2.3 FPGA硬件资源介绍与基于IP核的设计 | 第19-22页 |
| 2.3.1 Virtex-7系列FPGA资源简介 | 第20-21页 |
| 2.3.2 Xilinx IP核介绍 | 第21-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第三章 单层计算单元设计与分析 | 第23-42页 |
| 3.1 设计说明 | 第23-27页 |
| 3.1.1 数据格式 | 第23页 |
| 3.1.2 数据存储与传输 | 第23-25页 |
| 3.1.3 计算IP核的选用 | 第25页 |
| 3.1.4 激活函数的选择 | 第25-27页 |
| 3.2 基于乘累加器IP核的计算单元设计 | 第27-32页 |
| 3.2.1 乘累加器IP核 | 第27-28页 |
| 3.2.2 方案设计 | 第28-30页 |
| 3.2.3 性能分析 | 第30-32页 |
| 3.3 基于乘加器IP核的计算单元设计 | 第32-38页 |
| 3.3.1 乘加器IP核 | 第32-33页 |
| 3.3.2 方案设计 | 第33-36页 |
| 3.3.3 性能分析 | 第36-38页 |
| 3.4 方案对比与分析 | 第38-40页 |
| 3.5 本章小结 | 第40-42页 |
| 第四章 多层计算单元设计与分析 | 第42-60页 |
| 4.1 基于乘累加器IP核的多层计算单元设计 | 第42-51页 |
| 4.1.1 多层计算单元的连接 | 第42-43页 |
| 4.1.2 性能分析 | 第43-51页 |
| 4.2 基于乘加器IP核的多层计算单元设计 | 第51-58页 |
| 4.2.1 多层计算单元的连接 | 第51-52页 |
| 4.2.2 性能分析 | 第52-58页 |
| 4.3 多层计算单元的方案对比与性能分析 | 第58-59页 |
| 4.4 本章小结 | 第59-60页 |
| 第五章 混合方案的设计与分析 | 第60-69页 |
| 5.1 混合方案的提出与设计 | 第60-62页 |
| 5.2 混合方案的性能分析 | 第62-63页 |
| 5.3 混合方案与原方案的性能对比 | 第63-65页 |
| 5.4 三种方案在实际场景中的表现 | 第65-68页 |
| 5.4.1 三种方案的上板实测表现 | 第65-66页 |
| 5.4.2 三种方案在手写数字识别中的应用 | 第66-68页 |
| 5.5 本章小结 | 第68-69页 |
| 第六章 结论与展望 | 第69-71页 |
| 6.1 工作总结 | 第69-70页 |
| 6.2 未来展望 | 第70-71页 |
| 参考文献 | 第71-74页 |
| 致谢 | 第74-75页 |
| 攻读学位期间发表的学术论文目录 | 第75页 |
