| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题来源 | 第10页 |
| 1.2 课题研究的目的与意义 | 第10-11页 |
| 1.3 国内外发展现状 | 第11-12页 |
| 1.4 课题的研究内容与本文的结构安排 | 第12-14页 |
| 1.4.1 课题的研究内容 | 第12-13页 |
| 1.4.2 本文的结构安排 | 第13-14页 |
| 第2章 基于EPON光纤抄表系统的方案设计 | 第14-23页 |
| 2.1 光纤抄表系统的整体方案分析 | 第14-16页 |
| 2.2 EPON系统的相关技术概述 | 第16-19页 |
| 2.2.1 EPON的工作原理 | 第16-17页 |
| 2.2.2 EPON的传输原理 | 第17-18页 |
| 2.2.3 EPON的帧结构 | 第18页 |
| 2.2.4 EPON OLT的硬件架构 | 第18-19页 |
| 2.3 EPON OLT系统的硬件方案设计 | 第19-22页 |
| 2.3.1 EPON OLT系统的方案需求 | 第19-20页 |
| 2.3.2 EPON OLT系统的物理信道分离技术 | 第20-21页 |
| 2.3.3 EPON OLT系统的功能模块及接口分析 | 第21-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第3章 EPON OLT的硬件电路设计 | 第23-42页 |
| 3.1 电源分配系统的硬件电路设计 | 第23-29页 |
| 3.1.1 系统的功耗计算和分析 | 第23-24页 |
| 3.1.2 系统供电方案分析 | 第24-25页 |
| 3.1.3 电源分配系统的电路设计 | 第25-29页 |
| 3.2 时钟分配系统的硬件设计 | 第29-33页 |
| 3.2.1 系统抖动和噪声分析 | 第29页 |
| 3.2.2 系统时钟方案分析 | 第29-31页 |
| 3.2.3 系统的时钟电路分析 | 第31-32页 |
| 3.2.4 时钟分配系统的优化 | 第32-33页 |
| 3.3 存储系统的硬件电路设计 | 第33-35页 |
| 3.3.1 DDR2电路设计 | 第33-34页 |
| 3.3.2 DDR2帧缓冲器 | 第34-35页 |
| 3.4 高速接口的硬件电路设计 | 第35-38页 |
| 3.4.1 下行接口电路设计 | 第35-36页 |
| 3.4.2 上行接口电路设计 | 第36-38页 |
| 3.5 通信与管理接口的硬件设计 | 第38-39页 |
| 3.6 控制系统的硬件电路设计 | 第39-41页 |
| 3.7 本章小结 | 第41-42页 |
| 第4章 高速PCB设计与信号完整性分析 | 第42-52页 |
| 4.1 信号完整性理论分析 | 第42-43页 |
| 4.2 高速电路的PCB设计 | 第43-46页 |
| 4.2.1 高速PCB叠层设计 | 第43-44页 |
| 4.2.2 阻抗设计 | 第44-45页 |
| 4.2.3 终端设计 | 第45-46页 |
| 4.3 信号完整性仿真 | 第46-48页 |
| 4.3.1 时钟信号完整性仿真 | 第46-47页 |
| 4.3.2 下行PON接口信号完整性仿真 | 第47-48页 |
| 4.4 电源完整性分析 | 第48-51页 |
| 4.4.1 1.0V电源完整性仿真 | 第49-50页 |
| 4.4.2 1.8V电源完整性仿真 | 第50-51页 |
| 4.4.3 2.5V电源完整性仿真 | 第51页 |
| 4.5 本章小结 | 第51-52页 |
| 第5章 系统配置与测试 | 第52-58页 |
| 5.1 EPON OLT系统的软件配置 | 第52-54页 |
| 5.1.1 下载U-BOOT | 第52-53页 |
| 5.1.2 下载操作系统文件 | 第53-54页 |
| 5.2 搭建光纤集抄链路及测试 | 第54-57页 |
| 5.2.1 光纤集抄链路 | 第54-55页 |
| 5.2.2 测试结果与分析 | 第55-57页 |
| 5.2.2.1 光纤集抄链路丢包率测试 | 第55-56页 |
| 5.2.2.2 光纤集抄链路吞吐量测试 | 第56-57页 |
| 5.3 本章小结 | 第57-58页 |
| 第6章 总结与展望 | 第58-60页 |
| 6.1 全文工作总结 | 第58-59页 |
| 6.2 下一步工作展望 | 第59-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-63页 |