PC间基于FPGA的万兆网络传输平台设计
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 研究的目的和意义 | 第10-11页 |
| 1.2 国内外研究现状及发展趋势 | 第11-13页 |
| 1.2.1 万兆以太网及其发展 | 第11-12页 |
| 1.2.2 PCIe及其发展 | 第12-13页 |
| 1.2.3 国内外研究前景总结 | 第13页 |
| 1.3 论文结构和内容安排 | 第13-15页 |
| 第2章 以太网协议及PCIe协议简介 | 第15-27页 |
| 2.1 万兆以太网协议 | 第15-20页 |
| 2.1.1 概述 | 第15-17页 |
| 2.1.2 IP协议 | 第17-18页 |
| 2.1.3 ARP协议 | 第18-19页 |
| 2.1.4 UDP协议 | 第19-20页 |
| 2.2 PCIe概述 | 第20-26页 |
| 2.2.1 PCIe总线的层次结构 | 第21-22页 |
| 2.2.2 PCIe事务层数据包 | 第22-25页 |
| 2.2.3 PCIe事务路由 | 第25-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第3章 系统设计方案与关键部分详述 | 第27-33页 |
| 3.1 系统设计方案总述 | 第27-28页 |
| 3.1.1 系统设计要求 | 第27页 |
| 3.1.2 系统设计方案 | 第27-28页 |
| 3.2 万兆以太网实现方案 | 第28-30页 |
| 3.2.1 通信协议栈 | 第29页 |
| 3.2.2 高速帧数据重组技术 | 第29页 |
| 3.2.3 末尾帧处理技术 | 第29-30页 |
| 3.3 PCIe DMA实现方案 | 第30-32页 |
| 3.3.1 Virtex–6 PCIe IP核 | 第30-31页 |
| 3.3.2 DMA模块结构 | 第31-32页 |
| 3.4 本章小结 | 第32-33页 |
| 第4章 万兆以太网各模块设计与实现 | 第33-44页 |
| 4.1 UDP模块 | 第33-37页 |
| 4.1.1 概述 | 第33页 |
| 4.1.2 FPGA实现功能与标准协议栈的比较 | 第33-34页 |
| 4.1.3 UDP协议的硬件实现 | 第34-37页 |
| 4.2 ARP模块 | 第37-39页 |
| 4.2.1 模块概述 | 第37页 |
| 4.2.2 模块功能 | 第37页 |
| 4.2.3 模块工作流程图 | 第37-38页 |
| 4.2.4 实现方案 | 第38-39页 |
| 4.3 数据转换模块 | 第39-42页 |
| 4.3.1 模块功能介绍 | 第39页 |
| 4.3.2 接收方向数据转换模块 | 第39-41页 |
| 4.3.3 发送方向数据转换模块 | 第41-42页 |
| 4.4 末尾帧处理技术 | 第42页 |
| 4.5 MAC与GTX收发器 | 第42-43页 |
| 4.6 本章小结 | 第43-44页 |
| 第5章 PCIe DMA模块设计与实现 | 第44-51页 |
| 5.1 发送模块 | 第44-46页 |
| 5.2 接收模块 | 第46-48页 |
| 5.3 DMA控制状态寄存器设计 | 第48-50页 |
| 5.4 中断设计 | 第50页 |
| 5.5 本章小结 | 第50-51页 |
| 第6章 系统功能验证与性能测试 | 第51-63页 |
| 6.1 系统平台介绍 | 第51页 |
| 6.2 PCIe传输速率测试 | 第51-55页 |
| 6.2.1 PCIe写速率测试 | 第52-54页 |
| 6.2.2 PCIe读速率测试 | 第54-55页 |
| 6.3 ARP功能测试 | 第55-57页 |
| 6.3.1 配置IP功能测试 | 第55-56页 |
| 6.3.2 ARP发送和接收模块功能测试 | 第56-57页 |
| 6.4 数据转换模块功能测试 | 第57-59页 |
| 6.4.1 接收方向测试 | 第57-58页 |
| 6.4.2 发送方向测试 | 第58-59页 |
| 6.5 UDP模块测试 | 第59-61页 |
| 6.5.1 发送模块功能测试 | 第60-61页 |
| 6.5.2 接收和发送方向性能测试 | 第61页 |
| 6.6 系统功能和性能测试 | 第61-62页 |
| 6.6.1 发送方向测试 | 第61-62页 |
| 6.6.2 接收方向测试 | 第62页 |
| 6.7 本章小结 | 第62-63页 |
| 结论 | 第63-65页 |
| 参考文献 | 第65-68页 |
| 致谢 | 第68页 |
