高速数据录取存储和回放系统设计
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 目录 | 第8-11页 |
| 图表目录 | 第11-14页 |
| 1 绪论 | 第14-20页 |
| 1.1 研究背景和意义 | 第14-15页 |
| 1.2 国内外研究现状 | 第15-17页 |
| 1.3 本文的主要研究内容 | 第17-20页 |
| 2 系统硬件设计 | 第20-50页 |
| 2.1 系统整体方案 | 第20-23页 |
| 2.2 FPGA硬件设计 | 第23-29页 |
| 2.2.1 FPGA芯片结构 | 第24-25页 |
| 2.2.2 FPGA选型 | 第25-27页 |
| 2.2.3 FPGA配置电路 | 第27-29页 |
| 2.3 高速数据录取硬件设计 | 第29-31页 |
| 2.3.1 ADC选型 | 第29-30页 |
| 2.3.2 ADC电路设计 | 第30-31页 |
| 2.4 高速数据回放硬件设计 | 第31-35页 |
| 2.4.1 DAC选型 | 第32页 |
| 2.4.2 DAC电路设计 | 第32-34页 |
| 2.4.3 IQ调制电路设计 | 第34-35页 |
| 2.5 数据存储硬件设计 | 第35-38页 |
| 2.5.1 Flash选型 | 第35-38页 |
| 2.5.2 Flash电路设计 | 第38页 |
| 2.6 电源管理模块硬件设计 | 第38-40页 |
| 2.7 时钟管理模块硬件设计 | 第40-45页 |
| 2.8 系统PCB设计 | 第45-49页 |
| 2.8.1 信号完整性 | 第46-48页 |
| 2.8.2 电源完整性 | 第48-49页 |
| 2.9 本章小结 | 第49-50页 |
| 3 系统软件设计与仿真 | 第50-72页 |
| 3.1 系统软件模块 | 第50-51页 |
| 3.2 高速数据录取软件设计 | 第51-56页 |
| 3.2.1 ADC配置 | 第51-52页 |
| 3.2.2 ADC数据传输 | 第52-56页 |
| 3.3 高速数据回放模块设计 | 第56-61页 |
| 3.3.1 DAC配置 | 第56-58页 |
| 3.3.2 DAC数据传输 | 第58-61页 |
| 3.4 数据存储模块设计 | 第61-66页 |
| 3.4.1 Flash数据写入 | 第62-65页 |
| 3.4.2 Flash数据读取 | 第65-66页 |
| 3.5 时钟管理模块软件设计 | 第66-69页 |
| 3.5.1 CDCM时钟管理设计 | 第66-68页 |
| 3.5.2 DCM时钟管理设计 | 第68-69页 |
| 3.6 本章小结 | 第69-72页 |
| 4 系统测试 | 第72-82页 |
| 4.1 系统测试平台 | 第72-74页 |
| 4.2 系统测试结果 | 第74-80页 |
| 4.2.1 数据录取测试结果 | 第74-76页 |
| 4.2.2 数据存储测试结果 | 第76-78页 |
| 4.2.3 数据回放测试结果 | 第78-80页 |
| 4.3 本章小结 | 第80-82页 |
| 5 总结和展望 | 第82-86页 |
| 5.1 全文总结 | 第82-83页 |
| 5.2 后续工作展望 | 第83-86页 |
| 参考文献 | 第86-90页 |
| 作者简历 | 第90页 |
