高性能多参数动态可重构Viterbi译码器的研究
| 摘要 | 第3-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 研究背景与意义 | 第9-10页 |
| 1.2 国内外发展与研究现状 | 第10-12页 |
| 1.3 论文的主要内容及组织结构 | 第12-14页 |
| 第二章 卷积码和Viterbi译码算法的基本原理 | 第14-26页 |
| 2.1 基于纠错码的数字信号处理系统 | 第14-15页 |
| 2.2 卷积码算法原理 | 第15-20页 |
| 2.2.1 卷积码编码原理 | 第16-18页 |
| 2.2.2 卷积码编码表述方法 | 第18-20页 |
| 2.3 Viterbi译码算法 | 第20-23页 |
| 2.4 固定参数的Viterbi译码器 | 第23-25页 |
| 2.5 可重构Viterbi译码器的参数研究 | 第25-26页 |
| 第三章 可重构Viterbi译码器的算法设计 | 第26-44页 |
| 3.1 多参数可重构Viterbi译码器的设计 | 第26-37页 |
| 3.1.1 参数配置单元 | 第27-29页 |
| 3.1.2 标准卷积码码字运算单元 | 第29-31页 |
| 3.1.3 分支度量运算单元 | 第31-33页 |
| 3.1.4 状态度量运算单元 | 第33-35页 |
| 3.1.5 幸存路径存储单元 | 第35-36页 |
| 3.1.6 回溯译码单元 | 第36-37页 |
| 3.2 可重构Viterbi译码器的面积优化设计 | 第37-43页 |
| 3.2.1 奇偶分离复用 | 第37-40页 |
| 3.2.2 等效欧氏距离 | 第40-43页 |
| 3.3 自对准网络 | 第43-44页 |
| 第四章 可重构Viterbi译码器的仿真验证 | 第44-56页 |
| 4.1 模块设计与仿真 | 第44-50页 |
| 4.1.1 输入配置单元 | 第44-45页 |
| 4.1.2 标准卷积码码字运算单元 | 第45-46页 |
| 4.1.3 分支度量运算单元 | 第46-47页 |
| 4.1.4 状态度量运算单元 | 第47-48页 |
| 4.1.5 幸存路径存储单元 | 第48-49页 |
| 4.1.6 回溯译码单元 | 第49-50页 |
| 4.2 结合可重构编码的联合仿真 | 第50-56页 |
| 4.2.1 固定参数的联合仿真 | 第51-52页 |
| 4.2.2 可变参数的联合仿真 | 第52-56页 |
| 第五章 可重构Viterbi译码器的性能分析 | 第56-67页 |
| 5.1 纠错性能分析 | 第56-59页 |
| 5.1.1 不同码率 | 第56-57页 |
| 5.1.2 不同约束长度 | 第57-58页 |
| 5.1.3 不同约束多项式 | 第58-59页 |
| 5.2 综合与资源消耗分析 | 第59-65页 |
| 5.2.1 基于ASIC的综合 | 第59-64页 |
| 5.2.2 基于FPGA的综合 | 第64-65页 |
| 5.3 结果与讨论 | 第65-67页 |
| 第六章 总结与展望 | 第67-69页 |
| 6.1 总结 | 第67页 |
| 6.2 展望 | 第67-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 附录: 作者在攻读硕士学位期间取得的成果 | 第73页 |
