数字电视soc芯片中图像缩放的算法研究与硬件实现
| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 1 绪论 | 第10-14页 |
| ·数字电视发展历程和现状 | 第10-11页 |
| ·数字集成电路 soc 技术 | 第11-12页 |
| ·本文研究的内容和意义 | 第12-13页 |
| ·本文章节安排 | 第13-14页 |
| 2 图像缩放常用算法的研究 | 第14-25页 |
| ·图像缩放技术理论基础概述 | 第14-19页 |
| ·信号抽取 | 第15-17页 |
| ·信号插值[17] | 第17-18页 |
| ·比值为有理数的抽样率的转换[18] | 第18-19页 |
| ·常用的图像缩放算法 | 第19-25页 |
| ·双线性插值 | 第19-21页 |
| ·双立方插值算法 | 第21-23页 |
| ·两种常用插值算法的比较 | 第23-25页 |
| 3 基于多相滤波器图像缩放算法研究 | 第25-38页 |
| ·多相滤波器图像缩放算法 | 第26-29页 |
| ·多相滤波器图像缩放算法理论实现 | 第26-29页 |
| ·多相滤波器的算法实现中关键技术 | 第29页 |
| ·垂直方向的块平均算法 | 第29-30页 |
| ·水平方向的半带滤波器算法 | 第30-31页 |
| ·去振铃算法 | 第31-34页 |
| ·去振铃边缘最大值 | 第32页 |
| ·去振铃局部最大值 | 第32-33页 |
| ·去振铃线性滤波器 | 第33-34页 |
| ·去振铃修正输出 | 第34页 |
| ·去锯齿算法 | 第34-38页 |
| ·去锯齿区域中值算法 | 第35页 |
| ·去锯齿边缘区域检测 | 第35-36页 |
| ·修正锯齿输出 | 第36-38页 |
| 4 图像缩放模块硬件实现 | 第38-55页 |
| ·图像缩放模块的整体架构 | 第38-39页 |
| ·图像缩放模块具体硬件设计与实现 | 第39-55页 |
| ·AHB 总线 | 第40-41页 |
| ·垂直图像缩放模块的硬件设计 | 第41-44页 |
| ·水平图像缩放模块硬件设计 | 第44-48页 |
| ·去振铃模块硬件设计 | 第48-50页 |
| ·去锯齿模块硬件设计 | 第50-51页 |
| ·数据缓存模块硬件设计 | 第51-53页 |
| ·CON 输出模块硬件设计 | 第53-55页 |
| 5 图像缩放模块的验证 | 第55-63页 |
| ·图像缩放模块的功能仿真 | 第55-59页 |
| ·图像缩放功能仿真的整体解决方案 | 第55-57页 |
| ·功能仿真的结果 | 第57-59页 |
| ·图像缩放模块的 FPGA 系统级仿真 | 第59-63页 |
| ·FPGA 仿真的整体方案 | 第60-61页 |
| ·FPGA 仿真结果 | 第61-63页 |
| 6 总结与展望 | 第63-66页 |
| ·全文总结 | 第63页 |
| ·展望 | 第63-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69-70页 |
| 个人简历 | 第70页 |
| 发表的学术论文 | 第70页 |
