| 摘要 | 第1-5页 |
| Abstract | 第5-10页 |
| 第一章 引言 | 第10-15页 |
| ·数字通信系统体系结构及信道编解码简介 | 第10-11页 |
| ·卷积码编码及 Viterbi 译码的发展和应用 | 第11-13页 |
| ·FPGA 设计简介 | 第13页 |
| ·主要研究工作和论文组织 | 第13-15页 |
| 第二章 信道编解码理论介绍 | 第15-32页 |
| ·纠错码基本概念 | 第15-16页 |
| ·信道编码定理 | 第16页 |
| ·几种常用的纠错码 | 第16-17页 |
| ·卷积编码算法及原理 | 第17-20页 |
| ·卷积编码基本原理 | 第17-18页 |
| ·卷积编码的纠错性能 | 第18-19页 |
| ·卷积编码的表示方法 | 第19-20页 |
| ·Viterbi 译码算法及原理 | 第20-31页 |
| ·最大似然译码基本概念 | 第20-22页 |
| ·Viterbi 译码算法 | 第22-25页 |
| ·软判决译码相关知识 | 第25-29页 |
| ·Viterbi 译码算法的性能 | 第29-31页 |
| ·本章小结 | 第31-32页 |
| 第三章 卷积码编码器和 Viterbi 译码器的逻辑设计 | 第32-58页 |
| ·卷积码编码器的设计 | 第32-33页 |
| ·Viterbi 译码器的设计 | 第33-57页 |
| ·Viterbi 译码器基本结构及工作原理 | 第33-35页 |
| ·Viterbi 译码器的总体设计方案 | 第35-36页 |
| ·分支度量计算单元（BMU）的设计及优化 | 第36-40页 |
| ·加比选单元（ACSU）的设计与优化 | 第40-46页 |
| ·路径度量存储单元（PMU）的设计及优化 | 第46-52页 |
| ·幸存路径存储单元（SMU）的设计及优化 | 第52-54页 |
| ·回溯单元（TBU）的设计 | 第54-57页 |
| ·本章小结 | 第57-58页 |
| 第四章 基于FPGA 的设计 | 第58-63页 |
| ·芯片选型及开发工具简介 | 第58-59页 |
| ·CYCLONE 器件简介 | 第58页 |
| ·QUARTUS II 简介 | 第58-59页 |
| ·Modelsim 简介 | 第59页 |
| ·基于FPGA 的基本设计流程 | 第59-61页 |
| ·FPGA 的设计原则与技巧 | 第61-62页 |
| ·同步设计原则 | 第61页 |
| ·硬件原则 | 第61页 |
| ·面积和速度互换原则 | 第61-62页 |
| ·本章小结 | 第62-63页 |
| 第五章 硬件系统设计 | 第63-71页 |
| ·硬件系统的整体设计 | 第63-64页 |
| ·FPGA 外围电路的设计 | 第64-65页 |
| ·配置电路的设计 | 第64-65页 |
| ·复位电路的设计 | 第65页 |
| ·电源系统的设计 | 第65-66页 |
| ·串口收发系统（UART）的设计 | 第66-69页 |
| ·UART 简介 | 第66页 |
| ·UART 接收机的设计 | 第66-68页 |
| ·UART 发射机的设计 | 第68-69页 |
| ·UART 的硬件设计 | 第69页 |
| ·其它接口电路及硬件模块的设计 | 第69-70页 |
| ·本章小结 | 第70-71页 |
| 第六章 系统测试 | 第71-77页 |
| ·卷积码编码器的测试 | 第71-72页 |
| ·Viterbi 译码器的测试 | 第72-74页 |
| ·硬件测试 | 第74-75页 |
| ·结论 | 第75-76页 |
| ·本章小结 | 第76-77页 |
| 第七章 总结 | 第77-79页 |
| ·全文总结 | 第77-78页 |
| ·下一步工作展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 作者攻硕期间所取得的成果 | 第82页 |
| 附录1 硬件PCB 板实物图 | 第82-83页 |