| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·网络处理器的产生背景 | 第7-8页 |
| ·网络处理器的发展状况 | 第8-9页 |
| ·区域标记交换体制的产生背景 | 第9-10页 |
| ·论文的主要工作及内容安排 | 第10-11页 |
| 第二章 网络处理器的硬件架构 | 第11-20页 |
| ·网络处理器双层通道模型 | 第11-12页 |
| ·IXP2400 网络处理器硬件功能模块 | 第12-16页 |
| ·微引擎 | 第13-14页 |
| ·Xscale 核 | 第14-15页 |
| ·DRAM 控制器 | 第15页 |
| ·SRAM 控制器 | 第15页 |
| ·媒质和交换结构接口 | 第15-16页 |
| ·SHaC Unit | 第16页 |
| ·PCI 控制器 | 第16页 |
| ·Chassis | 第16页 |
| ·IXA 网络处理器的外围设备 | 第16-17页 |
| ·基于 IXP2400 的网络架构方案 | 第17-20页 |
| 第三章 网络处理器的软件体系结构 | 第20-31页 |
| ·Intel IXA 可移植性框架 | 第21页 |
| ·分组处理流程 | 第21-25页 |
| ·Packet Reception | 第22-23页 |
| ·Reassemb1y | 第23页 |
| ·C1assification | 第23页 |
| ·Forwarding | 第23页 |
| ·Metering & Statistics | 第23-24页 |
| ·Congestion Management | 第24页 |
| ·Enqueue/Dequeue | 第24页 |
| ·Transmit scheduling | 第24页 |
| ·Transmit Fill | 第24-25页 |
| ·并行处理 | 第25-26页 |
| ·微引擎编程模型 | 第26-31页 |
| ·超级任务链模型(Hyper Task Chaining，HTC) | 第26-28页 |
| ·线程池模型(Pool of Threads，POTs) | 第28-29页 |
| ·HTC 与 POTs 的比较 | 第29-31页 |
| 第四章 区域标记交换网验证系统的设计与实现 | 第31-53页 |
| ·新的标记交换体制 | 第31-34页 |
| ·新标记交换体制的基本思想 | 第31页 |
| ·新标记交换体制的网络结构 | 第31-32页 |
| ·新标记交换协议栈 | 第32-33页 |
| ·标记的格式 | 第33-34页 |
| ·新标记交换体制的优点 | 第34页 |
| ·验证系统总体设计 | 第34-37页 |
| ·验证系统网络总体模型和工作过程 | 第34-35页 |
| ·验证系统网络具体工作过程 | 第35-37页 |
| ·验证系统的具体实现 | 第37-45页 |
| ·数据面软件的实现 | 第37-43页 |
| ·控制面软件的实现 | 第43-45页 |
| ·系统性能优化与分析 | 第45-49页 |
| ·性能优化 | 第45-48页 |
| ·性能评估 | 第48-49页 |
| ·系统验证与测试 | 第49-53页 |
| ·系统搭建 | 第49-50页 |
| ·系统测试 | 第50-53页 |
| 结束语 | 第53-55页 |
| 致谢 | 第55-57页 |
| 参考文献 | 第57-59页 |
| 研究成果 | 第59页 |