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并行架构任意倍率重采样及定时校正的综合设计

摘要第5-6页
abstract第6页
第一章 绪论第9-16页
    1.1 论文研究背景与意义第9-10页
    1.2 国内外研究现状及发展趋势第10-14页
        1.2.1 高速通信解调技术第10-11页
        1.2.2 定时同步技术第11-13页
        1.2.3 数字重采样技术第13-14页
    1.3 论文研究内容与结构安排第14-16页
第二章 高速并行定时校正方案设计第16-30页
    2.1 高速数字解调器架构分析第16-17页
    2.2 高速定时同步解调设计需求分析第17-26页
        2.2.1 数字免混频分析第18-19页
        2.2.2 滤波器分析第19-22页
        2.2.3 调制类型和码率分析第22-26页
    2.3 并行定时校正方案的设计第26-29页
        2.3.1 免混频数字下变频设计第26-27页
        2.3.2 定时校正环路方案设计第27-29页
    2.4 本章小结第29-30页
第三章 并行任意倍率重采样算法的设计第30-49页
    3.1 数字重采样算法研究第30-35页
        3.1.1 采样率转换的基本理论第30-33页
        3.1.2 插值滤波器的研究第33-35页
    3.2 任意倍率重采样算法设计第35-40页
        3.2.1 基于多项式内插的Farrow结构设计第35-37页
        3.2.2 重采样控制器的设计第37-39页
        3.2.3 算法仿真与误差分析第39-40页
    3.3 并行架构重采样设计及FPGA实现第40-48页
        3.3.1 Farrow结构插值滤波器的并行实现第41-42页
        3.3.2 数控振荡器的并行实现第42-44页
        3.3.3 时序调整算法实现第44-46页
        3.3.4 并行重采样算法的时序仿真第46-48页
    3.4 本章小结第48-49页
第四章 并行频域匹配滤波算法及实现第49-67页
    4.1 最佳接收的匹配滤波器原理第49-50页
    4.2 频域匹配滤波算法设计第50-56页
        4.2.1 频域匹配滤波算法研究第50-53页
        4.2.2 算法设计及简化第53-56页
    4.3 并行频域匹配滤波器的FPGA实现第56-66页
        4.3.1 N点DFT算法比较第56-57页
        4.3.2 基-8FFT算法介绍及简化第57-60页
        4.3.3 64点并行DFT/IDFT的FPGA实现第60-63页
        4.3.4 并行频域匹配滤波的仿真与验证第63-66页
    4.4 本章小结第66-67页
第五章 联合符号率估计的并行定时校正环路设计第67-80页
    5.1 符号率估计算法的研究第67-70页
    5.2 定时误差估计算法研究第70-72页
        5.2.1 定时误差估计算法比较第70页
        5.2.2 数字滤波平方定时算法第70-72页
    5.3 并行定时校正环路的设计及FPGA实现第72-79页
        5.3.1 定时相偏校正环路的并行实现第73-76页
        5.3.2 定时频偏校正环路实现第76-78页
        5.3.3 并行定时校正环路的时序仿真第78-79页
    5.4 本章小结第79-80页
第六章 并行架构任意倍率重采样及定时校正模块测试第80-90页
    6.1 硬件测试平台介绍第80页
    6.2 并行任意倍率重采样模块测试第80-84页
    6.3 并行频域匹配滤波模块测试第84-85页
    6.4 并行定时校正环路模块测试第85-89页
    6.5 本章小结第89-90页
第七章 总结与展望第90-91页
致谢第91-92页
参考文献第92-96页
附录第96页

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