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数字示波器硬件实时波形录制和分析功能设计

摘要第5-6页
Abstract第6-7页
第一章 引言第11-16页
    1.1 本文研究背景第11-12页
    1.2 国内外数字示波器的发展现状第12-14页
        1.2.1 示波器的总体发展现状第12-13页
        1.2.2 本课题相关技术发展现状第13-14页
    1.3 课题的选取意义及任务第14-16页
第二章 硬件波形实时录制总体方案设计第16-24页
    2.1 硬件波形实时录制功能概述第16页
    2.2 硬件平台总体结构第16-18页
    2.3 硬件波形录制方案分析第18-21页
        2.3.1 硬件波形录制存储器的选择第18-19页
        2.3.2 波形录制总体方案设计第19-21页
    2.4 关键技术的研究第21-23页
        2.4.1 深存储技术第21-22页
        2.4.2 分段存储技术第22-23页
    2.5 本章小结第23-24页
第三章 大容量存储功能的设计第24-47页
    3.1 DDR3 SDRAM关键技术第24-26页
    3.2 DDR3 SDRAM工作机制第26-29页
        3.2.1 DDR3 SDRAM状态机描述第26-27页
        3.2.2 DDR3 SDRAM的上电初始化第27-28页
        3.2.3 DDR3 SDRAM指令第28-29页
    3.3 DDR3 SDRAM内部控制逻辑及时序分析第29-37页
        3.3.1 内存控制器整体架构第29-31页
        3.3.2 DDR3用户接.时序分析第31-33页
        3.3.3 用户接口模块设计第33-36页
        3.3.5 DDR3 SDRAM时钟模块实现第36-37页
    3.4 DDR3地址和数据的跨时钟域处理第37-43页
        3.4.1 亚稳态第37-38页
        3.4.2 跨时钟域处理的常用方法第38-42页
        3.4.3 DDR3中的跨时钟域处理第42-43页
    3.5 DDR3 SDRAM预触发的设计与实现第43-46页
    3.6 本章小结第46-47页
第四章 分段存储功能的设计第47-58页
    4.1 分段存储技术的原理第47-48页
    4.2 FIFO缓存第48-52页
        4.2.1 FIFO的特点及其工作原理第48-49页
        4.2.2 FIFO中预触发的实现第49-51页
        4.2.3 FIFO乒乓操作第51-52页
    4.3 DDR3 SDRAM中分段存储实现第52-57页
        4.3.1 分段存储方案分析比较第52-54页
        4.3.2 FIFO模式下的分段存储实现第54-56页
        4.3.3 DDR模式下的分段存储实现第56-57页
    4.4 本章小结第57-58页
第五章 波形分析功能设计第58-69页
    5.1 模板测试技术第58-62页
        5.1.1 模板测试技术概述第58页
        5.1.2 模板测试技术的研究与实现第58-62页
    5.2 波形抖动分析第62-68页
        5.2.1 三维波形映射的基本原理第63-65页
        5.2.2 区域的划分第65-66页
        5.2.3 三维数据库与LCD的地址映射第66-67页
        5.2.4 统计直方图的设计第67-68页
    5.3 本章小结第68-69页
第六章 系统验证与测试第69-78页
    6.1 大容量存储功能的验证第69-72页
        6.1.1 DDR3写时序在线测试第69-70页
        6.1.2 DDR3读时序在线测试第70页
        6.1.3 深存储整体功能验证第70-72页
    6.2 波形录制功能的验证第72-75页
        6.2.1 FIFO乒乓操作验证第72-73页
        6.2.2 分段存储功能验证第73-75页
    6.3 极限模板测试模块的验证第75-77页
    6.4 本章小结第77-78页
第七章 结论与展望第78-80页
    7.1 结论第78-79页
    7.2 展望第79-80页
致谢第80-81页
参考文献第81-83页
攻硕期间取得的研究成果第83-84页

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