| 中文摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第9-16页 |
| 1.1 课题研究的背景与意义 | 第9-14页 |
| 1.2 论文主要工作及安排 | 第14-16页 |
| 第二章 DDR3 硬件电路设计基础理论 | 第16-24页 |
| 2.1 信号完整性分析理论 | 第16-22页 |
| 2.1.1 传输线理论 | 第16-18页 |
| 2.1.2 特性阻抗理论 | 第18页 |
| 2.1.3 反射和串扰分析 | 第18-20页 |
| 2.1.4 反射抑制解决方案---端接技术 | 第20-22页 |
| 2.2 电源完整性分析理论 | 第22-23页 |
| 2.2.1 电源系统的设计目标 | 第22-23页 |
| 2.2.2 电容的有效去耦半径 | 第23页 |
| 2.3 本章小结 | 第23-24页 |
| 第三章 DDR3 SDRAM 同步动态随机存储器简介 | 第24-42页 |
| 3.1 DDR3 SDRAM 存储器基本结构 | 第24-26页 |
| 3.2 DDR3 SDRAM 内存库 BANK | 第26-27页 |
| 3.3 DDR3 SDRAM 上电及初始化操作 | 第27-28页 |
| 3.4 DDR3 SDRAM 命令真值表 | 第28-30页 |
| 3.5 DDR3 SDRAM 的状态转移图 | 第30-31页 |
| 3.6 DDR3 SDRAM 数据选通脉冲 DQS | 第31-32页 |
| 3.7 DDR3 SDRAM 突发长度 | 第32-33页 |
| 3.8 DDR3 SDRAM 电气特性 | 第33-36页 |
| 3.9 DDR3 SDRAM 时序要求 | 第36-39页 |
| 3.10 DDR3 写平衡 WRITELEVELING | 第39-40页 |
| 3.11 DDR3 ODT 配置 | 第40-41页 |
| 3.12 本章小结 | 第41-42页 |
| 第四章 高速电路板设计与仿真验证 | 第42-60页 |
| 4.1 高速电路板设计流程 | 第42-43页 |
| 4.2 层叠结构 | 第43页 |
| 4.3 设计规则 | 第43-47页 |
| 4.4 电路布局与布线 | 第47-54页 |
| 4.4.1 元器件布局 | 第47页 |
| 4.4.2 DDR3 信号拓扑结构 | 第47-53页 |
| 4.4.3 电源处理 | 第53-54页 |
| 4.5 信号完整性仿真 | 第54-57页 |
| 4.6 电源完整性仿真 | 第57-58页 |
| 4.7 本章小结 | 第58-60页 |
| 第五章 电路调试及性能测试 | 第60-69页 |
| 5.1 DDR3 电源测试 | 第61-62页 |
| 5.2 DDR3 数据接口读写测试 | 第62-63页 |
| 5.3 RMT 测试 | 第63-65页 |
| 5.4 高速示波器 SI 测试验证 | 第65-66页 |
| 5.5 本章小结 | 第66-69页 |
| 第六章 总结 | 第69-70页 |
| 参考文献 | 第70-71页 |
| 致谢 | 第71-72页 |
