共心宽视场高分辨率成像仪硬件设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题背景与意义 | 第14-15页 |
| 1.2 宽视场高分辨率成像系统国内外发展现状 | 第15-16页 |
| 1.2.1 国内外发展现状 | 第15-16页 |
| 1.2.2 存在的主要问题 | 第16页 |
| 1.3 硬件处理平台发展现状 | 第16-17页 |
| 1.4 主要工作及章节安排 | 第17-20页 |
| 第二章 共心宽视场高分辨率成像仪硬件系统方案设计 | 第20-32页 |
| 2.1 成像仪的组成 | 第20-21页 |
| 2.2 成像仪系统指标 | 第21-22页 |
| 2.3 成像仪工作流程及工作模式 | 第22-23页 |
| 2.3.1 成像仪工作流程 | 第22-23页 |
| 2.3.2 成像仪工作模式 | 第23页 |
| 2.4 成像仪硬件系统方案设计 | 第23-32页 |
| 2.4.1 硬件系统方案设计 | 第23-24页 |
| 2.4.2 核心处理器FPGA | 第24-27页 |
| 2.4.3 CMOS传感器 | 第27页 |
| 2.4.4 DDR3 SDRAM高速缓存 | 第27-28页 |
| 2.4.5 USB2.0 芯片 | 第28页 |
| 2.4.6 千兆以太网接 | 第28页 |
| 2.4.7 SATA host控制器 | 第28-29页 |
| 2.4.8 可行性分析 | 第29-32页 |
| 第三章 单元成像电路设计 | 第32-50页 |
| 3.1 系统原理设计 | 第32-43页 |
| 3.1.1 电源板原理 | 第32-34页 |
| 3.1.2 FPGA核心电路板原理 | 第34-38页 |
| 3.1.3 接.电路板原理 | 第38-43页 |
| 3.2 系统PCB设计 | 第43-50页 |
| 3.2.1 系统供电模块设计 | 第44-45页 |
| 3.2.2 FPGA核心板设计 | 第45-47页 |
| 3.2.3 接.电路设计 | 第47-50页 |
| 第四章 核心处理器FPGA逻辑功能设计 | 第50-72页 |
| 4.1 CMOS模块逻辑功能 | 第50-52页 |
| 4.1.1 寄存器写入时序 | 第50-51页 |
| 4.1.2 CMOS传感器寄存器功能 | 第51-52页 |
| 4.1.3 CMOS传感器配置流程 | 第52页 |
| 4.2 DDR3控制器模块 | 第52-59页 |
| 4.2.1 DDR3写入基本指令 | 第52-55页 |
| 4.2.2 用户读写时序 | 第55-58页 |
| 4.2.3 DDR3图像缓存流程 | 第58-59页 |
| 4.3 USB2.0 接口逻辑 | 第59-62页 |
| 4.3.1 USB2.0 工作模式配置 | 第59-60页 |
| 4.3.2 同步Slave FIFO写控制 | 第60-62页 |
| 4.4 千兆以太外网控制逻辑 | 第62-67页 |
| 4.4.1 TEMAC核设计 | 第62-64页 |
| 4.4.2 以太网MAC层协议 | 第64-65页 |
| 4.4.3 用户写入时序 | 第65-67页 |
| 4.5 硬件系统调试 | 第67-72页 |
| 4.5.1 硬件系统结构 | 第67页 |
| 4.5.2 系统硬件模块测试 | 第67-72页 |
| 第五章 总结和展望 | 第72-74页 |
| 参考文献 | 第74-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |
