基于verilog的小数分频器的设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景意义 | 第8-10页 |
| 1.1.1 数字电路研究现状 | 第8-9页 |
| 1.1.2 数字电路设计方式 | 第9-10页 |
| 1.2 时钟综合器的研究现状 | 第10-13页 |
| 1.2.1 时钟树 | 第11页 |
| 1.2.2 时钟功耗的研究 | 第11-12页 |
| 1.2.3 精确时钟综合器的研究 | 第12-13页 |
| 1.3 基于FPGA的小数分频器 | 第13页 |
| 1.4 本章小结 | 第13-14页 |
| 第2章 分频器算法分析 | 第14-26页 |
| 2.1 现有小数分频器的算法分析 | 第14-17页 |
| 2.1.1 DDS频率综合器分析 | 第14-16页 |
| 2.1.2 PLL的频率综合器分析 | 第16-17页 |
| 2.2 本文分频器算法分析 | 第17-21页 |
| 2.2.1 算法核心 | 第18-19页 |
| 2.2.2 参数计算方法 | 第19-21页 |
| 2.3 误差减小方法 | 第21-22页 |
| 2.3.1 误差分析 | 第21-22页 |
| 2.3.2 减小误差的方法 | 第22页 |
| 2.4 实例引入 | 第22-25页 |
| 2.4.1 实例计算方法 | 第23-24页 |
| 2.4.2 实例误差减小方法计算 | 第24-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第3章 FPGA设计 | 第26-36页 |
| 3.1 小数分频器的FPGA设计 | 第26-32页 |
| 3.1.1 参数计算模块原理 | 第26-31页 |
| 3.1.2 FPGA分频模块原理 | 第31-32页 |
| 3.2 FPGA实现 | 第32-35页 |
| 3.2.1 参数计算模块的电路实现 | 第32-34页 |
| 3.2.2 FPGA分频模块的电路实现 | 第34-35页 |
| 3.3 本章小结 | 第35-36页 |
| 第4章 测试结果与分析 | 第36-48页 |
| 4.1 仿真分析 | 第36-41页 |
| 4.1.1 参数计算单元仿真 | 第36-38页 |
| 4.1.2 整体分频器仿真 | 第38-41页 |
| 4.2 硬件测试及结果分析 | 第41-46页 |
| 4.2.1 FPGA电路验证 | 第41-44页 |
| 4.2.2 逻辑分析仪检测结果 | 第44-46页 |
| 4.3 本章小结 | 第46-48页 |
| 第5章 总结与展望 | 第48-50页 |
| 参考文献 | 第50-54页 |
| 攻读硕士学位期间所发表的学术论文 | 第54-56页 |
| 致谢 | 第56页 |
